Flinkere Chips mit SOI-Technologie von IBM

[bild1] Schnellere und sparsamere Chips verspricht IBM mit der SOI-Technologie, bei der eine vergrabene Isolationsschicht unter der Siliziumoberfläche die elektrischen Eigenschaften integrierter Schaltungen verbessert.

Ein neues Verfahren zur Herstellung von Computerchips wird laut IBM in Kürze zur Serienproduktion reifen. Die 'Silicon-On-Insulator'-Technologie (SOI) vermindert Effekte, die durch interne parasitäre Kapazitäten und Transistoren im Silizium entstehen. Solche unerwünschten Effekte erschweren die weitere Verkleinerung von integrierten Schaltungen.

Doch kleinere Strukturen sind das große Ziel: Sie machen Chips nicht nur schneller, weil die Signalwege kürzer sind, sondern benötigen auch weniger Ansteuerspannung und verbrauchen damit weniger Leistung. Dank der geringeren kapazitiven Einflüsse ließen sich SOI-Chips bei gleicher Leistungsaufnahme mit bis zu 35 Prozent höheren Frequenzen betreiben, berichtete IBM. Andersherum ausgedrückt würde die Verlustleistung damit um den Faktor 1,7 bis 3 gesenkt, wovon portable Geräte aller Art profitieren könnten.

Im Westen nicht Neues

Bereits seit mehr als 30 Jahren wird an der Herstellung einkristalliner SOI-Schaltungen geforscht - SOI ist also nicht wirklich neu. Bahnbrechend ist jedoch die wirtschaftliche Herstellung der bislang nur für teure Spezialanwendungen genutzten Technologie. IBM erklärte, in ihrer Pilotlinie in East Fishkill, N.Y., Chips zu produzieren, deren Fertigungskosten lediglich zehn Prozent über dem bisher Üblichen liegen - und das bei gleichem Yield (Ausbeute).

Ein IBM-Vertreter versicherte, der SOI-Prozeß sei so stark an die bisheren Produktionsabläufe angelehnt, daß auch Mitbewerber ihn relativ zügig in ihre Chipfabriken integrieren könnten. Trotzdem verspricht sich das Unternehmen einen SOI-Vorsprung von ein bis zwei Jahren gegenüber anderen Halbleiterproduzenten.

Schaltungsparasiten

Jeder CMOS-Transistor (Complementary Metal Oxid Semiconductor) ist im Prinzip aus zwei nebeneinanderliegenden Feldeffekttansistoren (FETs) aufgebaut, wobei einer als NMOS- und der andere als PMOS-Transistor vorliegt. Zusammen bilden sie einen der unzähligen schnellen Schalter für die binären Signale eines Computerchips.

Aufgrund ihrer Anordnung entstehen jedoch nicht nur in lateraler, sondern auch in vertikaler Richtung kleine Schalter. Zudem breiten sich parasitäre Kapazitäten zwischen den internen FET-Anschlüssen (dem Drain- beziehungsweise Source-Gebiet) und der Siliziumgrundfläche (dem Substrat) aus. Der Einfluß dieser 'Nebenschalter' und Kapazitäten wirkt sich um so stärker aus, je kleiner die Transistorstrukturen sind. Es fließen Leckströme, im Extremfall besteht die Gefahr eines Spannungsdurchbruchs, also eines Kurzschlusses auf dem Chip.

Unerwünschte Bipolartransistoren einer CMOS-Schaltung

Zwischen dem Source des NMOS-FET und dem n-dotierten Gebiet bildet sich über das Trägersubstrat ein unerwünschter npn-Transistor. Ebenso entsteht zwischen dem Drain des p-Kanal-(PMOS-)FET und dem Substrat entlang derselben n-dotierten Wanne ein pnp-Transistor. Beide Bipolartransistoren sind somit über den Rückkopplungszweig n-Wanne und Siliziumgrundfläche verbunden - sie bilden einen Thyristor.

Fließt nun ein kleiner Strom im Substrat oder in der n-Wanne, wird die Basis eines Bipolartransistors angesteuert. Solche Ströme entstehen beispielsweise, wenn die Versorgungsspannung beim gleichzeitigen Schalten mehrerer FETs lokal schwankt. Im schlimmsten Fall schaltet dann zuerst der eine Bipolartransistor und steuert anschließend den anderen durch. Man nennt diesen Vorgang Latchup; er führt zum Kurzschluß und damit zur Zerstörung der gesamten Schaltung.

Auch die internen Kapazitäten zwischen den FET-Anschlüssen und dem Trägersubstrat sorgen bei ungünstigen Spannungsverhältnissen für einen Raumladungszonendurchgriff über das Substrat, die FETs können nicht mehr schalten.

Wenn man nun die Verbindung der eigentlichen CMOS-Schalttransistoren zum Substrat unterbricht, können weder ungewünschte Transistoren noch Kapazitäten in vertikaler Richtung entstehen - das Ende der Leckströme, ein Kurzschluß wäre ausgeschlossen.

Und genau dies ist der Gedanke bei SOI: Man setzt jeden MOS-FET auf eine isolierte Fläche (Silicon-On-Insulator) und hält so Source und Drain des Schalttransistors elektrisch getrennt vom jeweils anderen FET sowie vom Substrat. Da hierdurch ein Großteil der parasitären Effekte auf einem Chip unterbunden ist, kann man im bisherigen Tempo mit der Schaltungenminiaturisierung fortschreiten - Moore's Law wäre gerettet.

Vergrabene Scheibe

IBMs Isolierschicht besteht aus einem nur 150 nm starken Siliziumdioxid - im Prinzip hauchdünnes Glas. Dazu werden Sauerstoff-Ionen circa 200 nm tief in einen 'rohen' Siliziumwafer implantiert. Auf ihrem Weg zur gewünschten Stelle hinterlassen die Sauerstoffteilchen jedoch allerhand 'Spuren': Es treten Strahlenschäden im Gitter auf, und das ursprünglich einkristalline Silizium neigt zur Auflösung seiner feinen Struktur, es amorphisiert. Außerdem ist die implantierte Schicht nicht sofort homogen und elektrisch stabil. Der gesamte Prozeß muß deshalb bei exterm hohen Temperaturen stattfinden, erst ab rund 1300° heilt der größte Teil der Kristalldefekte, und die vergrabene Oxidschicht verdichtet sich. Wenn alles gutgeht, erhält man anschließend eine nichtleitende Glasschicht unter einer glatten einkristallinen Siliziumdecke, auf der sich (fast) wie üblich CMOS-Schaltungen aufbauen lassen.

IBM kündigte an, SOI ab Anfang 1999 in die Massenfertigung übernehmen zu können. Derzeit liefe die Qualifizierung für den 0,22-µm-Prozeß, auch an 0,15 µm werde bereits gearbeitet. Zuerst sollen von der neuen Technologie anwendungsspezifische Schaltungen (ASICs), PowerPC-Prozessoren und die Server-Familien S/390, AS/400 und RS/6000 profitieren. Im Laufe des Jahres will man dann auch 'normale' Prozessoren auf SOI-Basis herstellen.

Abschließend soll SOI mit der von IBM im vergangenen Jahr vorgestellten Kupfermetallisierung kombiniert werden. (uk)