Micron tüftelt am Hybrid Memory Cube

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Auf der Hotchips-Konferenz hat Micron einen Prototypen eines neuartigen Hauptspeicher-Konzepts vorgestellt.

Auch wenn moderne Mikroprozessoren immer größere Pufferspeicher, also Caches enthalten, so bildet doch der Hauptspeicher weiterhin einen Flaschenhals in vielen Computersystemen. Vor allem große Server mit vielen Prozessoren und CPU-Kernen könnten mehr Rechenleistung entfalten, wenn man DRAM mit sehr viel höheren Datentransferraten und deutlich kürzeren Zugriffszeiten einbauen würde. Eine potenzielle Lösung stellte Micron mit dem Hybrid Memory Cube (HMC) auf der Konferenz Hot Chips vor und demonstrierte auch gleich den Prototypen eines 128-GByte/s-Bausteins. Die Technik wird aber wohl noch mehrere Jahre zur Serienreife benötigen.

Mehrere HMCs kommunizieren untereinander Bild: Micron

Micron setzt bei der Fertigung der HMCs auf die bisher erst selten in der Großserientechnik angewandten Through-Silicon Vias (TSVs), also vertikale Duchkontaktierungen zwischen den einzelnen Siliziumchips (Dice) des DRAM-Stapels. Wegen der hohen Zahl an Kontakten und sehr kurzen Leitungspfaden sind enorm hohe Datentransferraten möglich, sofern man die thermischen Probleme in den Griff bekommt – schließlich schlucken hoch taktende DRAM-Chips auch viel Strom.

Wie bei den mittlerweile veralteten Fully-Buffered-(FB-)DIMMs kommunizieren die eigentlichen DRAM-Chips nicht direkt mit dem Speicher-Controller, der beispielsweise im Prozessor steckt. Vielmehr bildet ein Logikchip, also eine Kommunikationseinheit, die unterste Lage des Chip-Stapels. Ein HMC kann mit dem Host-Prozessor sowie auch anderen HMCs kommunizieren, Micron nennt Datentransferraten 128 oder gar 160 GByte/s. Aktuelle PC3-12800-Module aus DDR3-1600-Chips bringen bloß 12,8 GByte/s und selbst bei einer Vierkanal-Konfiguration, wie sie AMD bei den G34-Opterons implementiert hat oder Intel mit der LGA2011-Plattform bringen will, sind höchstens rund 51 GByte/s drin.

Durch eine Abstraktion des Speicherzugriffprotokolls von der eigentlichen DRAM-Technik soll es möglich sein, ohne größere Veränderungen am HMC-Konzept auch neue, schnellere DRAM-Generationen einzuführen. Das hatte Intel seinerzeit beim Advanced Memory Buffer (AMB) für FB-DIMMs auch versprochen, bekam aber die Leistungsaufnahme nicht in den Griff. Deshalb wechselten x86-Server auf die simplen DDR3-RDIMMs, nun bald gefolgt von Load-Reduced-(LR-)DIMMs.

Während die FB-DIMMs aber Latenzzeiten beim Zugriff verlängerten, will Micron dieses Problem gelöst haben. Theoretisch sollen 3,2 Milliarden 32-Byte-Requests pro Sekunde möglich sein, allerdings je nach Datentransferrate des externen HMC-Links in der Praxis weniger – nämlich 2,3 Gigaoperationen (GOps) bei 128 GByte/s und 2,9 GOps bei 160 GByte/s. Bei 64-Byte-Zugriffen – das ist die typische Cache Line Length aktueller Prozessoren – auf zufällig verteilte Adressen (Random) soll HMC 75 Prozent der maximalen Datentransferrate erreichen. Laut Micron beträgt dieser Anteil bei DDR3 bloß 29 Prozent bei einer Burst Length von 8 (BL 8, also 64 Byte bei einem 64-Bit-/8-Byte-DIMM) und liegt bei DDR4 oder gar GDDR5 noch niedriger.

Die Firma Rambus hatte beim Direct-Rambus-Speicher ein besonders schnelles Hauptspeicher-Interface direkt in jeden einzelnen Speicherchip integriert, arbeitet aber seit Jahren auch an anderen Konzepten wie der Terabyte Bandwidth Initiative. Neuartige Speicherkonzepte – wie auch AMDs G3MX – werden allerdings immer mal wieder vorgestellt, setzen sich jedoch nur selten im Massenmarkt durch, weil es beim RAM letztlich vor allem auf einen niedrigen Preis pro Gigabyte ankommt und proprietäre Verfahren die Konkurrenz reduzieren, was letztlich zu höheren Preisen führt.

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