Von Schrumpfungen und Häutungen

Intel hat die ersten 45-nm-Chips produziert, will auf der ISSCC demonstrieren, wie man schon mit 65-nm-Technik Recheneinheiten mit 9 GHz und mehr herstellen kann und verabschiedet sich in der nächsten Itanium-Version Montecito von mancher Erblast.

Alle eineinhalb bis zwei Jahre ist bei Intel „Shrink day“ also Schrumpftag, denn da stellt Intels Prozess-Direktor - nein, nicht der ebenfalls viel beschäftigte Chefsyndikus, sondern der für den Herstellungsprozess zuständige Entwicklungsleiter - die neue verkleinerte Prozesstechnik vor. Zuweilen stiehlt ihm schon mal ein Intel-Oberer vorher die Schau, etwa der heutige Chef Paul Otellini, als er schon im Herbst 2003 auf dem Developer Forum stolz einen Wafer mit Testchips in 65-nm-Technik herumzeigte. Doch die Chips auf diesem Wafer waren nur „mechanische Muster“ wie Senior Fellow Mark T. Bohr später verriet, sie hätten also noch gar nicht korrekt funktioniert. Erst ein Jahr später, im August 2004, erklärte Bohr offiziell den 65-nm Prozess für „eröffnet“. Und kaum ist dieser nun mit den Presler- und Yonah-Prozessoren in voller Produktion, da meldet sich Bohr schnell vor dem nächsten IDF zu Wort, bevor einer der Chefs mit dem Wafer wedelt: die ersten Testchips in 45-nm-Technik seien fertig - und sie funktionierten auch.

Wie üblich besteht ein wichtiger Teil der Testchips aus SRAM. Der verkleinerte Prozess (P1266) kann rund eine Milliarde Transistoren mit der Kapazität von 153 MBit auf 119 mm² unterbringen. Die Größe einer aus sechs Transistoren zusammengesetzten SRAM-Zelle beträgt im 45-nm-Prozess nur noch 0,346 µm² und damit nur die Hälfte der Zellen in aktueller 65-nm-Technik (P1264). Der so genannte Shuffle-Testchip enthält darüber hinaus PROMs, High Speed Register Files, I/O-Schaltkreise, PLLs und diverse diskrete Strukturen. Mit der neuen Prozesstechnik haben die Chip-Designer nun die Wahl, entweder die Schaltgeschwindigkeit der Transistoren um über 20 Prozent zu steigern oder die Verluste durch Leckströme um den Faktor 5 zu senken. Der aktive Energiebedarf zum Umschalten der Transistoren falle um mehr als 30 Prozent.

Mit welchen Kniffen die Tüftler in Hillsboro die neue Prozesstechnik so weit gebracht haben, verriet Intel noch nicht. Klar ist nur, dass weiterhin 193-nm-Lithographie und wahrscheinlich auch gestrecktes Silizium verwendet wird. Die von IBM und AMD verwendete SOI-Technik kommt laut Bohr weiterhin nicht zum Einsatz, es bleibt beim „bulk silicon“. Mit der Produktion in den beiden Werken in Arizona und Israel könne man in zwei Jahren rechnen. Bis dahin, so erklärte Bohr, hoffe er schon auf die ersten Testchips mit 32-nm-Strukturen. In der Prozess-Roadmap sei alles auf Kurs.

Kauf zwei!

Zahlreiche Probleme mit Roadmap und Kurs hatte indes Intels dicker Klotz am Bein, das Flaggschiff Itanium. So langsam nimmt es aber wieder an Fahrt auf. Hier und da hört man gar von neuen blauen Bändern, sprich Benchmark-Rekorden, etwa beim Java-Business-Benchmark SPECjbb2005, wo die Primquest 480 der Reederei Fujitsu Siemens mit dem schon etwas betagten Itanium 2 Madison (1,6 GHz, 9 MByte L3-Cache) neue Spitzenwerte erzielte. Um den weiterhin schleppenden Verkauf ein bisschen anzuheizen, gab es bei HP bis Ende Januar auch die „Kauf-zwei-bezahl-eins-Tage“: Wer einen Integrity-Server mit einer CPU orderte, bekam eine zweite umsonst hinzu.

Doch warum eine zweite CPU einsetzen, soll doch bald der energiesparende Dual-Core-Itanium namens Montecito kommen. Doch den hat Intel noch ein bisschen verschoben, jetzt aber immerhin zumindest die Dokumentation für die Montecito-Software-Entwicklung online gestellt, die auch einige Details zur Technik enthält.

Danach hat sich Intel einiger Erblasten entledigt. So entfällt beim Montecito die spezielle Hardware-Emulation für IA32-Code. Womöglich wurde gar das berüchtigte A20-Gate samt aller anderen obsoleten Signale entsorgt. Ganz auf IA32 für Itanium verzichten will Intel indes nicht: Den Job übernimmt die Software. Zunächst sorgt der Processor Abstraction Layer (PAL) dafür, dass IA32 für das Extensible Firmware Interface (EFI) zur Verfügung steht. Beim Booten eines Betriebssystems gibt der Layer den dafür belegten Speicher wieder frei. Falls gewünscht, kann dann eine Emulationssoftware namens „IA-32 Execution Layer“ 32-Bit-Windows oder -Linux-Programme zum Laufen bringen.

Während sich also Intel beim Itanium so langsam von den letzten ISA-Resten verabschiedet und auch die IA32-ISA allmählich in den Ruhestand schickt - ISA steht hier für Instruction Set Architecture -, macht eine neue ISA von sich reden: die Itanium Solution Alliance. In diesem Gremium haben sich vor einem Jahr die Itanium-Freunde rund um die Entwickler Intel und Hewlett-Packard sowie die Server-Hersteller Fujitsu und Fujitsu Siemens, NEC, Bull, Hitachi, SGI und Unisys zusammengeschlossen. Jetzt gab die ISA auf einem Treffen in San Francisco bekannt, dass sie in ihrem Engagement nicht nachlassen, sondern immerhin satte zehn Milliarden Dollar in den nächsten vier Jahren in diesen Markt investieren wolle.

Einige der ISA-Entwickler können womöglich gleich in San Francisco verbleiben, denn im dortigen Marriott-Hotel findet von 5. bis zum 9. Februar die International Solid-State Circuits Conference ISSCC statt, das wohl wichtigste Treffen der Halbleiterszene. Intel will hier unter anderem einige Details des Xeon-MP in 65-nm-Technik mit Codenamen Tulsa verraten. Tulsa soll mit getrennten 1-MByte-L2-Caches und einem gemeinsamen L3-Cache von 16 MByte aufwarten und so 1,33 Milliarden Transistoren auf 435 mm² Die-Fläche unterbingen. Er ist ein letzter Vertreter der Pentium-4-NetBurst-Architektur, mit Hyper-Threading und P4-Bus (FSB800). Damit es dem Doppelprozessor nicht zu heiß wird, ist eine Version mit 3,4 GHz bei 1,25 V geplant, die im thermischen Rahmen (TDP) von 150 Watt bleibt. Dass NetBurst aber so tot noch nicht ist, soll eine Pentium-4-Recheneinheit in 65 nm demonstrieren, die immerhin mit 9 GHz arbeitet. Neue Techniken können dabei die internen Register und Caches bis zu dreifach effizienter in puncto Performance/Watt betreiben.

Energieeffizienz ist ein wesentlicher Schwerpunkt der Konferenz, auf der neben Intel alle anderen wichtigen Prozessorhäuser präsent sind, darunter auch AMD. Und AMD nutzt wie Intel das Fachforum, um allhier einen neuen Prozessor vorzustellen: den neuen Dual-Core-Opteron mit 2,6 GHz, DDR2 und Pacifica. (as)