‘Intel circus comes to town’, so hat es der britische Journalist Mike Magee treffend formuliert, angesichts des Cirque du Soleil, der unmittelbar neben dem Convention Center in San Jose seine Zelte aufgeschlagen hatte. Und auch Intels Stars in der Manege boten wieder eine beeindruckende Vielfalt neuer Kraftakte, Drahtseilnummern, Zauberkunststücke und Jonglagen.
Mit 4000 Teilnehmern und 650 Journalisten aus aller Welt präsentierte sich Intels Developer Forum diesmal etwas kleiner - wiewohl es immer noch das bei weitem größte Entwicklertreffen der Welt ist. Tobende Schneestürme im Osten der USA hielten den ein oder anderen Teilnehmer ab, die andauernde Irak-Krise trug das Ihrige bei, dass so mancher sich nicht hinzufliegen traute. Im Wesentlichen aber geht die geringere Teilnehmerzahl auf Intels neues Zirkus-Konzept zurück, denn seit einiger Zeit reist das IDF wie der Cirque du Soleil durch die Welt und zelebriert lokale Veranstaltungen, demnächst in Berlin, Bangalore, Tokio, Taipeh, Peking, Moskau ... Zirkusdirektor Craig Barrett - vom PDF-‘Paten’ Pat Gelsinger stilecht als Montana-Cowboy auf seinem Pferd ‘Nasdaq’ eingeführt - strahlte vorsichtigen Optimismus für das laufende Jahr aus, angesichts der Prognosen von Gartner, IDC, Aberdeen und anderen Marktforschern, die zwischen vier und sieben Prozent Aufschwung vorhersagen. Und Intel hat in diesem Jahr wahrlich viel vor. Zunächst wird auf der CeBIT die neue Mobile-Technologie Centrino mit großem Tamtam eingeführt. Das wird mal wieder ein richtiges Launch-Festival. Jede Notebook-Firma, die etwas auf sich hält, bietet dazu fertige Produkte an.
316 Minuten soll ein Centrino-Notebook mit 1,6-GHz-Pentium-M-Prozessor und 48-Wh-Batterie durchhalten, gegenüber schlappen 174 Minuten eines 2,4-GHz-Pentium 4. Und nicht nur das, der Centrino-Prozessor ist dabei laut Intel auch um gut zehn Prozent schneller. Das sind Argumente, mit denen sich wuchern lässt. Und stolz schwang Intels Mobile-Chef Anand Chandrasekher schon einen 300-mm-Wafer des Nachfolge-Modells Dothan, der noch für dieses Jahr vorgesehen ist. Dank 90-Nanometer-Technik und 2 MByte L2-Cache wird Dothan noch ein bisschen fixer sein als der auf der CeBIT vorgestellte Banias-Vorgänger.
Stromsparen ist auch ein wichtiges Thema bei den ‘dicken Eisen’, der Itanium-Familie. Im Sommer soll als dritte Generation der Madison (wie üblich ganz langsam) eingeführt werden, mit 1,5 GHz Takt und 6 MByte L2-Cache. Er soll mit 130 W nicht mehr verbrauchen als sein McKinley-Vorgänger. Daneben aber, so verriet Server-Guy Mike Fister, soll eine Low-Voltage-Version mit Codenamen Deerfield mit nur halb so großem Stromhunger von 62 Watt bei 1 GHz Takt und mit 1,5 GByte L2-Cache in etwa die Leistung eines aktuellen Itanium-2-McKinley erbringen. InfiniBand - sonst immer mit einer Demo bei der Server-Keynote präsent - erwähnte Fister mit keinem Wort, wohl aber den PCI-Express, der erstmals coram publico seine (prinzipielle) Funktionsfähigkeit unter Beweis stellen konnte. AGP ist bald tot - daran ließ Intel kaum einen Zweifel. Auch PC-Cards sind passé, denn mit ‘NewCard’ hält der PCI-Express auch in den Notebooks Einzug. Wie das alles aussehen könnte, zeigte Barrett mit der vielbeachteten Designstudie ‘Newport’, einer Mischung aus Tablet-PC, Notebook und PDA. Okay, in die Jackentasche stecken kann man ihn nicht, aber über ein kleines Extra-Display lassen sich ohne irgendwelche nervigen Bootzeiten abzuwarten ‘mal eben schnell’ Adressen nachschlagen oder frisch eingetroffene E-Mails lesen. Das Keyboard ist abnehmbar, sodass man Newport als Tablet-PC verwenden kann. Und Newport ist natürlich immer drahtlos auf Draht: ob via WLAN nach IEEE 802.11b oder -a, Bluetooth oder GPRS. T-Mobiles amerikanischer Programm-Direktor sprach hierzu die Grußworte - klar, bei GPRS leuchteten die Dollarzeichen in seinen Augen auf. Lustigerweise heißt der gute Mann der Wireless Company ‘David Cable’ ...
Mit der alten IDF-Tradition, eine Laborversion eines Prozessors auf ungeahnte Takthöhen zu schrauben, brach Intel diesmal. Keine 5-GHz-Demo also - ganz zur Enttäuschung so manches Kollegen, der das schon voreilig gemeldet hatte. Aber 5 GHz ist das erklärte Ziel der nächsten Prozessorgeneration Prescott. Desktop-Manager Burns erwähnte auch schon den Nachfolgetypen namens Tejas, der nach inoffiziellen Roadmaps Ende 2004 mit 5,6 GHz und FSB1066 starten und bis nahe an 10 GHz kommen soll. Ihm soll dann Nehalem in 65-nm-Technologie folgen (Nehalem ist trotz des hebräischen Namens kein Banias/Dothan-Nachfolger, sondern ein Städtchen in Tillamook/Oregon). Burns führte die beiden neuen Chipsätze Canterwood und Springdale mit Dual DDR400 und 800 MHz FSB vor, über die wir wegen NDA (Stillhalteabkommen) aber noch nichts Genaues sagen dürfen - doch deren offizielle Namen und Leistungsdaten pfeifen ohnehin alle einschlägigen Internet-Spatzen von den Websites ... Canterwood ist ein wenig schneller, bietet ECC und ein direkt angekoppeltes GigaBit-Ethernet (CSA: ‘Communication Streaming Architecture’). Springdale gibt es wahlweise mit und ohne integrierter Grafik. Beide neuen Chipsätze verwenden als Southbridge den ICH5, der Serial ATA (2 Kanäle), sechsmal USB 2.0 und ATA-100 unterstützt. Eine spezielle Version, ICH5R, ist für RAID-0 ausgelegt.
ICH mit Nummer 6 soll dann im nächsten Jahr dem Durcheinander in der Audio-Welt mit all ihren Codecs, Streaming-Raten und -Formaten ein Ende bereiten. Das sieht die von Intel initiierte dritte Audio-Generation (nach Soundblaster und AC ‘97) mit Codenamen Azalia vor. DVD-Audio, Dolby Digital und THX Surround EX Sound gehören dazu, genauso wie Voice-over-IP und Spracherkennung. Bis zu 15 unabhängige Streams soll Azalia gleichzeitig bedienen können und sich dabei die Daten direkt per Direct Memory Access (DMA) aus dem Speicher holen und über einen eigenen Bus (Azalia Link) an die Codecs verteilen.
Eine andere Art von DMA, nämlich der Digital Media Adapter sitzt am Fernseher oder dem Surround-Verstärker und speist dort die drahtlos via WLAN vom Rechner als JPEG, MP3, WMA empfangenen Media-Daten passend gewandelt ein. Dies kleine Gerätchen führte Intel auf Basis eines Referenzdesigns mit dem XScale-Prozessor PXA210 vor.
XScale wird bei Intel stolz als hauseigene achte Prozessorarchitektur ausgegeben, wiewohl deren Kernarchitektur ja von ARM stammt, die Intel seinerzeit in Gestalt des StrongARM-Prozessors als Erbstück von DEC in den Schoß gefallen ist. Intel stellte natürlich auch ein paar neue Produkte aus dem Netzwerkbereich mit XScale vor: die kleineren Netzwerkprozessoren iXP420, 421 und 422, die etwas unterschiedlich ausgestattet verschiedene Marktsegmente adressieren, etwa Home-Gateways oder Accesspoints. Für ihren älteren, größeren und teureren Bruder iXP425 hat Microsoft unlängst angekündigt, Windows CE zu implementieren. XScale wird auch in den Storage-Bereich einziehen und als Prozessorherz von Einchiplösungen für diverse Controller dienlich sein, sei es SATA, SAS, iSCSI et cetera.
Chief Technology Officer Pat Gelsinger beschließt das IDF traditionell mit einem Ausblick auf die Technologien der Zukunft. Diesmal lag sein Schwerpunkt auf den immer drängender werdenden sozialen Problemen: Gesundheitswesen, Pflege und Alter. Kein einziger der zahlreichen Anwesenden gab an, ‘freiwillig’ ins Altersheim ziehen zu wollen, wenn es mal soweit ist. Bio-Monitore und Funkwarnsysteme, ‘intelligente’ Betten, Sessel und Fernseher können dazu beitragen, dass die Pflege zu Hause möglich ist und bezahlbar bleibt, so Gelsinger, der nebenbei im Gespräch mit Intel-Soziologe Dishman auch mehrdeutig auf die ‘alten Europäer’ ansprach. ‘Gelsinger: We have a lot of Europeans here today. You’re not saying they’re old, are you? Dishman: No, I’m saying they’re sophisticated and wise ...’
Das offizielle Motto CCC tauchte in Gelsingers Keynote nun in anderer Form auf: ‘Cancer - Cardiovascular conditions - Cognitive decline’. Ein halbe Billion Dollar kosten allein diese drei Krankheiten die USA jährlich. Erinnerungstechniken können Alzheimer-Patienten helfen, Spiegel eine Hautdiagnose durchführen, hinzu kommen DNA-Analysen und andere Biotechniken ... jede Menge Aufgaben, bei denen Intel mit der Arbeitsgruppe ‘Precision Biology’ ganz vorne mitmischen will - klar, hier winkt ein Riesenmarkt. Zugute kommen Intel hier intensive Erfahrungen im submikroskopischen Bereich, die man auch sehr gut für die Biologie einsetzen kann. Man muss sich große Ziele setzen, so Gelsinger zu c't, schließlich will Intel ja zum Ende des Jahrzehnts eine 100-Milliarden-Dollar-Company sein.
Ein anderer lukrativer Zukunftsbereich sollen die optischen Bauelemente auf Silizium-Basis sein. Dass man mit den modernen Fertigungstechniken auch optisch aktives Silizium herstellen kann, hat Intel schon auf früheren IDFs mit durchstimmbaren optischen Filtern bewiesen. Nun kam ein optischer Modulator/Demodulator hinzu, der auf Barretts Eröffnungsrede erstmals öffentlich vorgeführt wurde, indem er Bilder über eine Rolle mit einigen Kilometern Glasfaser transferierte. Außer dem Laser wird bald die gesamte weitere Opto-Elektronik auf einem einzigen Silizium-Chip sitzen.
Ob für Prescott jetzt eine Kleinstadt in Arizona oder eine Landschaft in Oregon Pate stand, wer weiß. Jedenfalls ist es der Codename für die nächste Pentium-4-Generation - von einigen Kollegen auch schon wohlwollend Pentium 5 genannt. Neben dem für Desktop-PCs vorgesehenen Prescott, der für Ende dieses Jahres vorgesehen ist, wird es die Xeon-Varianten Nocona (Dualprozessor) und Potomac (Multiprozessor mit L3-Cache) geben.
Mit der Übersicht zum Prescott-Prozessor plauderte Intel-Fellow Justin Rattner auch ein paar Details zu den bisherigen drei P4-Versionen aus, die so explizit bislang noch nirgends erwähnt worden waren. Dazu gehören schnellere ‘FP Assists’, die Intel mit dem Northwood-Kern einführte, sowie ein paar Verbesserungen des Steps C, der das Hyper-Threading für Desktops einführte, etwa Thread-ID-Bits im L1, beschleunigte SSE2-Konvertierung, größere Cache-Alias-Bereiche et cetera. Zur Mikroarchitektur des Prescott (Pipeline, Decoder, Funktionseinheiten ...) wollten sich Rattner und sein Co-Referent Joe Schutz zwar nicht äußern, sie gaben aber ein paar Eckdaten bekannt. Insbesondere wird Prescott größere Caches als der Pentium 4 aufweisen. Der L1-Datencache zeigt sich mit 16 KByte und der L2-Cache mit 1 MByte gegenüber Northwood verdoppelt. Prescott hat aber nicht, wie vorher oft spekuliert, auch eine verdoppelte Anzahl der logischen Hyper-Threading-CPUs: Es bleibt definitiv bei zwei. Allerdings wurde der Trace-Cache, der vordekodierte Instruktionen abspeichert, raffiniert verfeinert, um besser mit Hyper-Threading klarzukommen, und möglicherweise auch vergrößert. Über die Größe des Trace-Cache schwieg sich Intel allerdings aus, zu Gebote steht hier die nächsthöhere Stufe (Cache-ID: 71h) mit 16K Einträgen.
|
Alle Mikroarchitekturänderungen des Pentium 4 vom Willamette bis zum kommenden Prescott auf einen Blick. Prescott wird auch das neue Sicherheitskonzept LaGrande bieten. |
Der Frontside-Bus, den Intel jetzt Processor System Bus nennt, arbeitet bei Prescott mit 200 MHz ‘quad pumped’, also mit jeweils vier Datenpaketen pro Takt, was dann FSB800 beziehungsweise, wie es jetzt heißt, PSB800 ergibt. Dieser hohe Systemtakt wird allerdings schon vor dem Prescott-Launch auch dem alten Pentium 4 zuteil, und zwar schon recht bald, wenn die Springdale- und Canterwood-Chipsätze herauskommen.
Prescott wird ferner mit einer verbesserten Sprungvorhersage und besserem Power-Management und mehr Schreibpuffern aufwarten. Die wichtige Latenzzeit für die Integer-Multiplikation, bei der der Pentium 4 die kleine Ewigkeit von 14 Takten verschlingt, wurde deutlich verkürzt. Und dann gibt es da noch dreizehn neue Befehle: die Prescott New Instructions (PNI). Intels Desktop-Manager Burns tat in seiner Keynote arg geheimnisvoll und wollte nichts dazu sagen, Rattner und Schutz verrieten in der IA32-Session immerhin die Namen der Befehle und ihren Einsatzbereich - letztendlich brachte aber erst eine PDF-Datei namens PNI-Legal3.pdf auf Intels Website vollständige Aufklärung. Vielleicht enthielt es sogar zu viel, denn kurz darauf verschwand es wieder spurlos von Intels Site - zu spät, denn einschlägige Info-Sites [1] hatten die versteckt im PDF untergebrachten Opcodes schon längst aufgenommen und verarbeitet. Später tauchte es - bereinigt - wieder auf [2]. So wird Prescott mit der Modellbezeichnung 3 ins Rennen gehen, diverse neue Feature-Bits bieten, den CPUID-Befehl um Cache- und Monitor-Parameter erweitern und keine Seriennummer besitzen.
So nebenbei erwähnt das PDF auch, dass Prescott eine längere Pipeline als der Pentium 4 aufweist (demnach also mehr als 20 Stufen), um höhere Taktfrequenzen bewerkstelligen zu können. Prescott ist für bis zu 5 GHz Takt ausgelegt, und bei diesem Takt und 90-nm-Strukturen erreichen die Verzögerungszeiten der Verbindungslayer schon bei etwa 1 mm Länge die Dauer eines Taktes. Allein um die Daten von einer Seite des Chips auf die andere zu treiben, sind dann mehrere Takte nötig.
Die Die-Größe von Prescott wollte Intel auch noch nicht preisgeben, sie dürfte trotz des großen Caches und den circa 100 Millionen Transistoren etwa 18 Prozent unter der Größe des aktuellen Northwood-Kerns von 131 mm2 liegen, also etwa bei 108 mm2.
Einer der 13 neuen Befehle ist für die gute alte x87-FPU gedacht: FISTTP entspricht dem FIST-Befehl (abspeichern als Integer), nur mit dem Unterschied, dass hier unabhängig vom eingestellten Rundungsmodus immer Truncate genommen wird. Das erspart oftmals umständliches Setzen und Zurücksetzen der Rundungsmodi.
Intel hat nun auch erkannt, dass sich SIMD schön zur Berechnung komplexer Zahlen gebrauchen lässt - das propagier ich mit dem im Komplexen doch so einfach aussehenden Apfelmännchen-Algorithmus (xn+1 =xn2 + C ) nun schon seit Jahren ... Und da SSE2 mit zwei parallelen doppeltgenauen Gleitkommaregistern aufwartet, wären komplexe Befehle nicht nur für Apfelmännchenforscher, sondern für eine Unzahl von Wissenschaftlern sicher ausgesprochen fruchtbar. Eine komplexe Multiplikation (etwa CMULPD XMM0, XMM1) - das wärs, aber leider bietet Intel das (noch) nicht. Immerhin gibt es einen ADDSUB-Befehl, der die Zwischenschritte bei der komplexen Multiplikation und Division vereinfacht, ebenso wie neue MOV-Befehle, die beim Laden einzelne Werte duplizieren.
Sehr nützlich sind auch die jetzt eingeführten Horizontalbefehle. Bislang konnte man parallele Berechnungen meist nur vertikal zwischen den an gleicher Stelle in zwei Registern stehenden Single- oder Double-Precision-Werten durchführen. Für die wichtige Matrizenberechnung mussten dazu zeitaufwendig die Felder umsortiert werden (Stichwort: Array of Structures in Structure of Arrays).
Mit PNI lassen sich nun zumindest Additionen oder Subtraktionen auch innerhalb desselben XMM-Registers ‘horizontal’ vornehmen. Das ermöglicht beispielsweise eine bequeme und deutlich schnellere Berechnung gerade von kleinen Matrizen.
Weiterhin gibt es einen neuen Ladebefehl LDDQU für nicht-alignte Integer-Speicherzugriffe, der in einigen Fällen Performancevorteile vor dem alten SSE-Befehl MOVDQU bewirkt. Programmierer sind aber eigentlich angehalten, ihre Daten immer 16-Byte-aligned auszurichten, sodass dieser Befehl etwas redundant erscheint.
Ganz und gar nicht redundant sind zwei neue Befehle einzustufen, die die Thread-Synchronisation bei Hyper-Threading beziehungsweise echtem Multiprocessing optimieren können: MWAIT und MONITOR. Mit MONITOR gibt man einen Adressbereich vor, der überwacht wird, etwa für einen Spin-Lock. Dann kann sich ein Prozessor per MWAIT ruhig schlafen legen ohne jemanden zu stören, bis dann irgendein anderer Prozessor just auf diesen Speicherbereich schreibend zugreift. Bis dahin reagiert der Prozessor nur auf Interrupts und ein paar spezielle Events. Alpha-EV8-Entwickler Joel Emer hat auf dem Microprocessor Forum vor drei Jahren eine patentierte Thread-Synchronisationstechnik vorgestellt, die damit verdammt viel Ähnlichkeit aufweist - und inzwischen hat Intel sowohl diese Patente als auch Joel Emer ‘aufgekauft’.
Eine Seriennummer hat Prescott nicht. Braucht er auch nicht, denn dafür ist jetzt gegebenenfalls das Trusted Platform Module TPM zuständig. Rattner und Schutz bestätigten, dass Prescott das Sicherheitskonzept LaGrande unterstützt, taten aber so, als ob sie von den von Microsofts Palladium geforderten CPU-Erweiterungen ‘Trusted Mode’ und ‘Curtained Memory’ noch nie etwas gehört hätten. Intels LaGrande-Experte Bob Meinschein wusste jedoch Bescheid und gab Auskunft, wenn auch etwas zögerlich. Intel ist bei diesem heiklen Punkt aufgrund der negativen Erfahrungen mit der Seriennummer eben sehr, sehr vorsichtig. LaGrande wird daher nicht für alle Märkte und alle Prescott-Versionen aktivierbar sein.
Grundsätzlich ist beim LaGrande-Konzept ein externes TPM (etwa von Atmel, Infineon, National oder STMicro) nötig - eine Integration hat Intel nicht vor. Das wäre im Übrigen wegen des nötigen Flash-Speichers auch technisch ziemlich aufwendig. Bei Boards ohne TPM wird man von LaGrande dann auch nichts sehen. Wer Angst vor diesem oder jenem Feature hat, muss also nur das richtige Board kaufen. Darüber hinaus muss ein Benutzer seine ‘physische Präsenz’ dem TPM mitteilen - und zwar mechanisch per Schalter und nicht Software-gesteuert über irgendeinen Port. Diese Forderung prangte in großen roten Lettern im TPM-Implementierungs-Track: ‘Do not connect the presence signal to a software controlled signal!’.
Da aber vielen Herstellern so ein Schalter lästig ist, solle es auch die Möglichkeit geben, sich beim Booten via Keybord und ‘Physical Presence Command’ anzumelden. Körperlich präsente Benutzer können dann vorhandene TPMs ein- oder abschalten - remote geht das nicht.
LaGrande-taugliche Chipsätze können einen Teil des Hauptspeichers physisch verstecken (‘curtained memory’), da kommt dann kein Virus, kein Trojaner, kein externer Busmaster oder sonst wer dran. Nur in einem bestimmten Modus kann der Prozessor darauf zugreifen, eben im Trusted Mode, den er mit digitalen Schlüsseln via TPM absichert. Vermutlich wird es für die Speicherzugriffe ein eigenes Trusted-Mode-Signal hin zum Chipsatz geben. Die Speicherzugriffe selbst werden allerdings nicht verschlüsselt, das Sicherheitskonzept ist nicht zur Abwehr von Hardware-Spähern gedacht, die Zugriff auf das System haben und den Rechner mit Logik-Analysatoren ausgestattet attackieren. Die Schlüssel im TPM sollen aber auch vor solchen Angriffen sicher sein. Nicht einmal das ‘Belauschen’ des Stromverbrauchs soll irgendwelche Rückschlüsse ermöglichen. Längerfristig gehören zum Konzept auch geschützte Zugriffe auf I/O-Geräte wie Tastatur und Maus (dafür soll USB erweitert werden) und auch zum Grafikcontroller, so wie das Microsoft schon hinreichend als Ziel beschrieben hat.
Insgesamt befassten sich auf dem IDF nicht weniger als acht Tracks mit dem Thema ‘Safer Computing’ und Notebook-Sicherheit. Sie zeigten, wie das mit den Schlüsseln, der Authentifizierung und Attestierung und den vertrauenswürdigen dritten Parteien, mit der Implementierung des TPM und so weiter im Einzelnen funktionieren soll. Die Zeit drängt, denn im Showcase präsentierte Intel auch schon die ersten Boards mit Springdale-Chipsatz samt TPM von Infineon. ‘Nicht wir, der Kunde entscheidet, ob das Sicherheitskonzept mit TPM aufgeht’, so Bob Meinschein. Intel habe es schließlich trotz seiner Macht weder geschafft, die Prozessor-Seriennummer zu etablieren, noch konnte der Rambus auf dem Markt durchgesetzt werden. (as)
[1] www.sandpile.org
[2] cedar.intel.com/media/pdf/PNI_LEGAL3.pdf
[3] www.ificlaims.com/press_release012003.html
[#anfang Seitenanfang]
Welch schöne Tradition: Pat Gelsinger überreicht seine Wettschuld in Form einer Flasche edlen Napa-Tropfens, denn wieder mal hatte Intel im Vorjahr weniger US-Patente als AMD zugesprochen bekommen (1154 gegenüber 1080 laut IFI Claims [3]). Die Übergabe erfolgt aber wohl zum letzten Mal in diese Richtung, denn Pat hat derweil dafür gesorgt, dass Intel die Patentproduktion mächtig angekurbelt hat. Außerdem wies Pat zu Recht darauf hin, dass die IFI-Claims-Rangliste all die Tochterfirmen beziehungsweise aufgekauften Firmen außer Acht lässt, die unter ihrem Namen Patente eingereicht haben.
Version zum Drucken | Per E-Mail versenden | Heft bestellen
Permalink: http://heise.de/-288710
Das aktuelle Heft ist jetzt im Handel erhältlich.
Ältere Artikel können Sie über unser Zeitschriften-Archiv bestellen.
RSS
