c't 12/08
Bei der Funktion namens „Register Parity“ erzeugt der Speichercontroller ein Parity-Prüfbit über die Summe der logischen Zustände auf den Signalleitungen für Adressen und Steuerbefehle (Commands). Für dieses Parity-Signal steht eine sonst reservierte Leitung im Speicherbus bereit. Der Register-Chip vergleicht nun die Parity-Information mit den Adress- und Command-Signalen, die bei ihm eintreffen. Tritt ein Fehler auf, kann er das über die ebenfalls reservierte Leitung Error_Out an den Speichercontroller zurückmelden. Eine Fehlerkorrektur ist nicht vorgesehen, typischerweise bleibt ein Server nach einem solchen Fehler hängen. Die Fehlerquelle, in diesem Fall ein gescheiterter Parity-Vergleich, kann ein eventuell vorhandenes Überwachungssystem (Baseboard Management Controller, BMC) aber protokollieren; ebenso wie mitgeloggte ECC-Eingriffe kann das bei der Diagnose von Problemen helfen.
Von den aktuellen x86- beziehungsweise x64-Systemen unterstützen bisher nur die integrierten Speichercontroller der K10-Opterons (Barcelona) die Parity-Funktion; Xeon-Server arbeiten meistens mit Fully-Buffered DIMMs, bei denen andere Sicherungsmaßnahmen für Datentransfers in den Speicherbussen zum Einsatz kommen. Bei ungepuffertem Speicher (UDIMMs), wie er in fast allen Desktop-PCs und Notebooks steckt, ist mangels Registern eine Parity-Kontrolle unmöglich. (ciw)
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