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Quelle: G. Snider, S. Williams/Nanotechnology
Auch die unglaublichsten Erfolgsgeschichten haben irgendwann ein Ende. Da macht die Halbleiterchip-Technologie keine Ausnahme. Seit den Sechzigern folgt sie dem „Moore’schen Gesetz“. Nach dieser Erfahrungsregel verdoppelt sich die Transistordichte auf einem Chip etwa alle zwei Jahre, weil immer kleinere Transistoren gefertigt werden können. Doch in spätestens zehn Jahren wird die Grenze dieser Miniaturisierung erreicht sein, weil sich mittels der gängigen Photolithographie nicht beliebig kleine Strukturen herstellen lassen und physikalische Effekte winzige Siliziumtransistoren unbrauchbar machen.
Seit langem forscht die Computerindustrie deshalb an einer Nanoelektronik, die diese dann ablösen soll. Bei den bisherigen Ansätzen blieb allerdings offen, ob sie sich überhaupt industriell umsetzen lassen. Das Konzept, dass die Hewlett-Packard-Forscher Gregory Snider und Stanley Williams in der aktuellen Ausgabe des Fachjournals Nanotechnology vorstellen, haut diesen Knoten nun durch: Es kombiniert Nano- und Siliziumelektronik zu einem hybriden Chipdesign, das nicht nur das Beste aus beiden Welten miteinander verbindet. Es könnte sich sich auch realisieren lassen, ohne eine komplett neue Fertigungstechnologie aufzubauen.
"Wir in der Halbleiterindustrie waren lange Zeit von der Vorstellung besessen, dass höhere Rechenkapazität und niedrigere Produktionskosten von Chips gleichbedeutend mit kleineren Transistoren sei", sagt Stanley Williams, der die quantenphysikalische Forschung der HP Labs leitet. Das neue Konzept sei „der erste Beweis, dass sich integrierte Schaltkreise dramatisch verbessern lassen, ohne die Transistoren schrumpfen zu müssen.“ Snider und Williams nennen es „Field programmable nanowire interconnect“ (FPNI).
Dabei handelt es sich um einen Doppeldecker: Auf einem herkömmlichen CMOS-Chip wird ein so genannter Crossbar-Chip positioniert, der aus gekreuzten Nanodrähten besteht. Die übernehmen die Funktion der Leiterbahnen, die die Transistoren verbinden und normalerweise zwischen diesen verlaufen - eine Anordnung, die bislang viel Platz auf den Chips einnimmt. Die viel schmaleren Nanodrähte können die Transistoren jedoch wie Oberleitungen verbinden, so dass die Transistoren dann viel dichter gepackt werden können.
Den ersten Crossbar-Prototypen hatte Williams mit seiner Gruppe bereits Ende der neunziger Jahre entwickelt. Er enthält zwei Lagen paralleler Nanodrähte, die im rechten Winkel zueinander verlaufen. Jeweils dort, wo sich Drähte kreuzen, befinden sich organische Moleküle als Schalter – zum Beispiel Rotaxan-Moleküle. Die bestehen aus einem länglichen Mittelstück und einem darauf beweglichen Ring. Je nachdem, ob sich der Ring oben oder unten befindet, ändert sich die Leitfähigkeit des Moleküls. Damit lässt sich in einem Kreuzungspunkt die Verbindung zwischen den Drähten öffnen oder schließen.
Ursprünglich hatten die HP-ler um Williams den Crossbar als eigenständiges Chipdesign präsentiert. Doch nach dem ersten Prototypen mit zweimal acht Nanodrähten, den sie 2001 hergestellt hatten, war es still um die Idee geworden. Zuletzt hatte HP sie Anfang 2006 aus der Schublade geholt, wohl um im Trubel um den Abgang von Ex-Chefin Carly Fiorina die Innovationsfähigkeit des angeschlagenen Konzerns zu demonstrieren. Es waren dann die beiden Forscher Dmitri Strukov und Konstantin Likharev von der Stony-Brook-Universität, die im vergangenen Jahr in einem Paper vorschlugen, einen Crossbar auf einem konventionellen CMOS-Chip zu stapeln und daraus einen neuartigen programmierbaren Chip zu machen (im Fachjargon FPGA für „Field programmable Gate Array“).
Dieses Konzept haben Williams und Snider nun zum praktikableren FPNI-Design weiterentwickelt. Finden bei Srukov und Likharev logische Operationen sowohl in der CMOS- als auch in der Crossbar-Schicht statt – was neue, kompliziertere Algorithmen benötigen würde –, sind die Aufgaben im FPNI strikt getrennt: Die Logik sitzt ausschließlich in der herkömmlichen CMOS-Schicht, während die Nanodrähte nur zur Signalübermittlung dienen. Dadurch ließe sich der gesamte Chip einfacher steuern und auch leichter fertigen.
Wie sieht das nun konkret aus? Der CMOS-Chip besteht aus gleich großen Zellen, die mehrere zu logischen Gattern verschaltete Transistoren enthalten. Auf den Input- und Output-Punkten der Gatter sitzen nun metallische Sockel, die mit einzelnen Nanodrähten verbunden sind (dabei berührt jeder Nanodraht nur einen einzigen Sockel). Bevor der Chip seine Arbeit aufnehmen kann, müssen die Kreuzungspunkte der Nanodrähte so geschaltet werden, dass über die Nanodrähte immer genau die richtigen Gatter miteinander verbunden sind. Das Schalten eines Kreuzungspunktes erfolgt, indem durch die beiden sich kreuzenden Drähte ein Strompuls geschickt wird, der die Moleküle dazwischen öffnet oder schließt. Angesteuert werden die Nanodrähte dabei über ein Gitter von so genannten Konfigurationsdrähten (siehe Bilderstrecke).
Die Schaltkreise des FPNI-Chips lassen sich immer wieder für neue Aufgaben umprogrammieren – so wie in heutigen FPGA-Chips. Die werden bislang allerdings nur in der Phase des Chip-Entwurfs eingesetzt, weil bis zu zwei Drittel der Schaltkreise für das Umprogrammieren benötigt werden. Die Chips, die dann für die Prozessoren von Computern gefertigt werden, sind hingegen „fest verdrahtet“, also für einen bestimmten Befehlssatz optimiert.
„Wir glauben, dass unser Ansatz die nutzbare Schaltkreisdichte eines FPGA-Chips verachtfachen könnte“, sagt Gregory Snider. Er und Williams müssen den ersten Prototypen zwar noch bauen – bis Ende des Jahres soll er fertig sein –, aber in Simulationsrechnungen für Chips mit 15 Nanometer breiten Crossbar-Drähten sind sie zu durchaus beeindruckenden Ergebnissen gekommen. Ein FPNI-Chip würde nur vier Prozent der Fläche eines herkömmlichen FPGA-Chips benötigen. Dank der Crossbar-Komponente würde ein FPNI-Chip sehr energiesparend arbeiten, allerdings etwas langsamer als vergleichbare CMOS-Chips getaktet sein, so Snider und Williams. Ein weiterer Vorteil wäre seine Robustheit: Selbst wenn 20 Prozent der Nanodrähte defekt wären, könnte ein FPNI-Chip immer noch 75 der Leistung bringen.
„Das ist ein wichtiges Paper, auch wenn es bisher nur ein Modell ist“, sagt der Physiker Rainer Waser, der das Center for Nanoelectronic Systems in Information Technology (CNI) in Jülich leitet. Als Herausgeber des Standardwerks zur Nanoelektronik kennt er auch die Forschung der Williams-Gruppe genau. „Neu ist die Idee, wie man Nano- und CMOS-Schicht optimal miteinander ‚verheiratet’.“ Im Vergleich etwa zur Arbeit von Strukov und Likharev sei der Ansatz ein „guter Schritt vorwärts“, weil die Logik auf die CMOS-Schicht beschränkt und eine Umsetzung so realistischer werde.
Die Fertigung der Nanodrähte für den ersten Prototypen dürfte kein Problem sein. Mit Hilfe des so genannten Nanoimprint-Verfahrens lassen sich parallele Drähte von weniger als zehn Nanometern Dicke herstellen, wie der US-Chemiker Jim Heath bereits 2003 demonstriert hat. Beim Nanoimprinting werden die gewünschten Strukturen über metallische oder Polymerstempel auf den Siliziumuntergrund aufgebracht. Der Stempel selbst wird anschließend weggeätzt, so dass nur die Drähte übrig bleiben.
Snider und Williams schätzen, dass ein funktionierender FPNI im Vergleich zu einem herkömmlichen Chip einer Leistungssteigerung von drei Chip-Generationen auf der Roadmap der Halbleiterindustrie entsprechen würde. Im Falle von 45-Nanometer-Transistoren, die 2010 erreicht sein sollen, entspräche dies einem direkten Sprung von neun Jahren – zur Leistungsfähigkeit von 16-Nanometer-Transistoren, die in der Roadmap für 2019 anvisiert werden. FPNI-Chips auf 16-Nanometer-Basis könnten dann wiederum wesentlich mehr als entsprechende CMOS-Gegenstücke. „Wir verlängern das Moore’sche Gesetz damit um zehn bis 15 Jahre“, ist Konstantin Likharev optimistisch.
Das Paper: Gregory Snider & Stanley Williams, "Nano/CMOS architectures using a field-programmable nanowire interconnect", Nanotechnology 18, 24. Januar 2007 (noch bis Anfang Februar frei zugänglich, danach nur für Abonnenten)
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