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AMD verschiebt Kaveri, IBM startet Serverattacke gegen Intel und Intel stellt AVX512 vor.

AMD schaffts wohl doch nicht, noch in diesem Jahr die Kaveri-CPU mit Steamroller-Kern herauszubringen. Die Website VR-Zone hat in Taiwan AMDs neue nichtöffentliche Roadmap zugespielt bekommen, in der von Mitte Februar 2014 für den Kaveri-Chip die Rede ist.

Die Roadmap benennt auch bereits seinen Nachfolger namens Carizzo mit Excavator-Kernen und neuer GPU für 2015. Er steht mit 65 Watt TDP in der Liste, AMD will ihn aber noch auf 45 Watt herunterkriegen, DDR4 und endlich auch PCIe 3.0 unterstützen. Im Notebook- und Tablet-Bereich taucht 2014 Beema als Ersatz für den aktuellen Kabini auf, mit Puma+-Kernen, einer neuen Radeon-GPU und endlich auch mit Connected Standby. Dessen Nachfolger Nolan mit vier noch unbekannten Kernen kommt dann irgendwann in 2015.

Von AMDs sagenumwobenem Excavator weiß man bislang nur, dass er eine erhebliche Änderung der Mikroarchitektur gegenüber der Bulldozer-Linie aufweisen soll. Irgendeine chinesische Website hatte bereits im Mai tolle Performancewerte für ihn veröffentlicht: 400 SPECint_rate2006 und 700 SPECfp_rate2006. Danach wäre er vier- bis siebenmal so schnell wie ein FX 8150. Man las dort auch von solchen fantastischen Dingen wie Speculative Multithreading und „WaveScalar“. Ersteres ist etwas, mit dem Intel schon vor vielen Jahren experimentiert hat und Letzteres eine interessante Datenfluss-Technik mit einem speziellen Instruktionssatz, die Computerwissenschaftler Steven Swanson, heute Professor an der Universität von San Diego, vor nunmehr zehn Jahren auf einem Mikroprozessorsymposium vorgestellt hat. Der kann sich zwar auch keinen Reim aus den chinesischen Veröffentlichungen machen, aber dennoch, vielleicht überrascht uns ja AMD tatsächlich mit etwas ganz Neuem.

Fraglich ist nur, inwieweit AMD für den Excavator auch die von Intel unter „Future Intel Architecture Instruction Extensions” frisch vorgestellten weit konkreteren Befehlssatzerweiterungen eingeplant hat. Sie verbreitern nicht nur AVX auf 512 Bit, sondern bieten zahlreiche weitere Neuerungen, wenn auch nichts zum Thema Dataflow und WaveScalar.

Wichtig ist im Unterschied zu den bisherigen SIMD-Erweiterungen, dass man alle AVX512-Befehle maskieren kann, sodass sie nur auf einen Teil (Words, Dwords, …) der 512-bittigen Register (ZMM) wirken. Das vereinfacht den Umgang mit den riesigen Registern erheblich, denn nicht immer will oder kann man achtfach (Gleitkomma, doppelte Genauigkeit) oder gar sechzehnfach (Gleitkomma, einfache Genauigkeit) parallele Operationen ausführen. Solche maskierbaren AVX512-Befehle machen im Prinzip alle alten AVX-, SSE- und Skalarbefehle überflüssig. Für die Masken gibt es acht spezielle Maskenregister (k0 bis k7) mit einem eigenen Satz logischer Operationen.

Unter den vielen weiteren Neuerungen sei hier mal MPX herausgehoben, die Memory Protection Extension (MPX). Die geht das klassische Sicherheitsthema Bufferover- und underflow an. Eigentlich gab es von jeher einen Bound-Befehl, mit dem man überprüfen konnte, ob ein Feldindex in einem vorgegebenen Bereich liegt. Wenn nicht, dann wird ein Interrupt 5 ausgelöst. Der Bound-Befehl ist aber sehr unpraktisch implementiert und wurde daher nur selten benutzt. So fiel er dann bei der Erweiterung auf 64 Bit ganz unter den Tisch. Mit MPX belebt Intel die Bound-Idee wieder neu, nun auch 64-bittig und viel besser implementiert mit vier speziellen 128-bittigen Bound-Registern für die Ober- und Untergrenzen. Dabei hat Intel die MPX-Erweiterung – ähnlich wie bei Transactional Memory die Hardware Lock Elision – geschickt in den Opcode-Raum eingebunden, sodass ältere Prozessoren ohne MPX sie einfach ignorieren.

AVX512 wird vermutlich bereits im nächsten Jahr beim Xeon-Phi-Coprozessor Knights Landing Premiere feiern und dürfte im Jahr darauf mit dem Skylake-Prozessor in die Desktop-PCs und Notebooks einziehen – Server-CPUs folgen üblicherweise ein Jahr später.

OpenPower

Bis dahin dürfte IBM längst schon den Power8 herausgebracht haben, von dem man sich mehr Informationen auf der kommenden Hot-Chips-Konferenz erhofft. PCIExpress 3, so hörte man, wird in dem 22-nm-Chip integriert sein und dazu noch ein neues cachekohärentes Interface für Prozessoren und Coprozessoren (CAPI).

Im Vorfeld der Konferenz machte nun IBM allerhand Aufsehen mit der OpenPower-Initiative, die das Ziel hat, der drohenden Totaldominanz von Intel im Serverumfeld etwas entgegenzusetzen. AMD fällt hier als Mitbewerber so langsam heraus und auch IBM musste mit dem proprietären Power kleinere Brötchen backen: Im letzten Quartal lag der Power-Umsatz um 25 Prozent unter dem des Vorjahres. Und so will IBM beginnend mit dem Power8 weg von der alten Gluckenhaftigkeit und sich mit OpenPower stark öffnen sowie den Prozessor und die Power-Software in Lizenz herausgeben. Zwar bietet IBM die Chip-Fertigung in Fishkill an, aber die Partner sollen auch andere Fabriken wie Globalfoundries oder TSMC wählen können.

Dabei stößt IBM auf offene Ohren so wichtiger Großkunden wie Google, die sich Intel nicht so einfach ausliefern wollen und die daher bei OpenPower mitmachen. Die israelische Firma Mellanox, die mit ihren Ethernet- und InfiniBand-Adaptern mit der von Intel eingekauften QLogic-Sparte konkurriert, sowie der Board-Hersteller Tyan gehören ebenfalls dazu.

Insbesondere aber ist auch Nvidia mit von der Partie, mit der hochinteressanten Perspektive, dass man bald Power8 mit per CAPI angeschlossener oder gar integrierter Nvidia-GPU sehen wird. Und um auch bei den Compilern besser aufgestellt zu sein, hat Nvidia derweil PGI von STMicroelectronics aufgekauft. Das rührige Compilerhaus aus Portland in Oregon hat Fortran- und C-Compiler für viele Prozessorarchitekturen im Programm, ist führend bei den CUDA-Erweiterungen und macht zusammen mit Cray bei OpenACC mit. Und bei der Standard Performance Evaluation Corporation SPEC arbeitet PGI zusammen mit Intel, Oracle und anderen an der mit Spannung erwarteten nächsten CPU-Benchmarksuite 201x fleißig mit – vielleicht wird es ja noch was in 2013. (as)

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