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Das Moore’sche Gesetz bekommt Dellen, die Hauptplatinen für den neuen Core M Löcher und der Haswell erheblichen Ärger – und zwar mit der Erweiterung für Transactional Memory TSX.

Es war ein hübsches Stelldichein alter Intel-Haudegen, als sich Anfang letzten Jahres Gordon Moore, Andy Grove, Art Rock, Frederico Faggin, Ted Hoft und andere Urgesteine im Computer History Museum in Mountain View versammelten, um hier der Premiere des Films „Silicon Valley: Where the Future Was Born“ beizuwohnen. Der damals 84-jährige Moore war dazu extra vom fernen Hawaii, seinem jetzigen Wohnort, eingeflogen. Ihm zu Ehren hätte Intel damals eigentlich schon die 14-nm-Prozesstechnik präsentieren müssen, jedenfalls, wenn man den Zeitplan des nach ihm benannten Gesetzes hätte einhalten wollen. Das Moore’sche Gesetz sagt ja eine Verdopplung der Chip-Komplexität alle zwei Jahre voraus. Spätestens im Mai 2013 wäre der Zwei-Jahres-Rhythmus für die Vorstellung der nächsten Herstellungstechnik fällig gewesen, die zu doppelt so komplexen Chips führt.

Aber selbst im drauffolgenden Herbst auf Intels Entwicklerforum IDF war vom 14-nm-Technology-Node immer noch nichts Genaueres zu sehen und zu hören. Erst jetzt, mit über einem Jahr Verspätung ist es soweit – da hat die mooresche Kurve also eine hübsche Delle gekriegt. Doch jetzt haben Herstellungsleiter Mark Bohr und sein Team den Prozess detaillierter vorgestellt (siehe S. 32). Das war auch Zeit, nämlich kurz vor der offiziellen Präsentation des Core-M-Prozessors auf der IFA, wozu der Chef der Intel Client Group, Kirk Skaugen, eigens in die deutsche Hauptstadt reisen wird.

Der für lüfterlosen Betrieb in dünnen Tablets ausgelegte Core M (Codename Broadwell-Y) muss nicht nur Energie, sondern vor allem auch Platz sparen. Dazu hat Intel das gemeinsame Modul mit dem Peripheriebaustein PCH verkleinert und auf 1,04 mm Dünne gebracht. Der Trick dabei ist die Auslagerung der Spulen für die integrierten Spannungsregler FIVR, die extern unter den Chip kommen und die so ein Loch in der Hauptplatine erfordern. FIVR ist also nicht mehr wirklich „Fully integrated“. Die konkurrierende Entwicklercrew in Haifa hält von integrierten Spannungsreglern ohnehin überhaupt nichts und wird sie für die nachfolgende Generation Skylake wieder ganz hinausschmeißen.

Der Core-M-Prozessor selbst wird samt der neuen erweiterten Grafik-Einheit etwa 81 mm2 groß sein und rund 1,6 Milliarden Transistoren aufweisen. Auch die Architektur wurde etwas erweitert, was die Single-Thread-Leistung bei gleichem Takt (Instructions per Clock, IPC) um mehr als 5 Prozent steigern soll. Weitgehend handelt es sich allerdings um Features, die für Tablet-Prozessoren eher weniger von Bedeutung sein dürften. Sie sind vielmehr für die späteren Desktop- und Xeon-Prozessoren gedacht.

Dazu gehört der auf 1,5 K Einträge vergrößerte L2-TLB (Translation Lookaside Buffer) und insbesondere die hinzugekommenen 16 Einträge für Gigabyte-Pages. Die machen erst dann wirklich Sinn, wenn auch deutlich mehr als 16 GByte Speicher im System stecken. Auch der zweite „Page Walker“ der bei Seitenfehlern parallel zum ersten die aufwendig hierarchisch aufgebauten Seitentabellen abklappert, ist eher was für größere Systeme. Und mit Virtualisierung werden die Tablets vermutlich ebenfalls nur selten fahren. Broadwell bietet jedenfalls eine schnellere Umschaltung (Virtualization Round-Trip) zwischen Hypervisor und Gast als Haswell zuvor. Aber ein paar Verbesserungen sind auch für Tablets nützlich, darunter die deutliche Beschleunigung der Gleitkomma-Multiplizierer und -Dividierer.

Ein paar neue Instruktionen gibt es auch, etwa ADCX und ADOX. Die sind recht nützlich für das Rechnen mit großen Zahlen, wie es etwa bei manchen Krypto-Routinen gebraucht wird (RSA). Die interne AES-Krypto-Einheit wurde ebenfalls beschleunigt. Von AMD hat man auch ein wenig gelernt. Man übernimmt jetzt eine dort schon eingeführte Variante des Prefetch-Befehls, die die geladene Cacheline auf Exclusive setzt.

TSX erst mal ade

Über die Transactional Syncronization Extension (TSX) beim Broadwell war indes noch nichts Genaueres zu erfahren. Das Feature ist für Zweikern-Prozessoren wie Broadwell-Y auch weniger wichtig. Ob es bei den großen Brüdern eingeschaltet sein wird, steht allerdings noch in den Sternen. Beim Haswell jedenfalls haben sich einige größere Probleme herausgestellt, was die Nutzung von TSX insgesamt in Frage stellt.

Hier im Geflüster wurde ja schon ausgeplappert, dass Intel auf der Supercomputer-Konferenz ISC in Leipzig zur Enttäuschung vieler Wissenschaftler und Rechenzentrumsbetreiber hinter den Kulissen einen Timing-Bug beim Haswell-EP bei höheren Frequenzen hat beichten müssen. Damals glaubte ich noch, das könnte Intel durch ein neues Stepping beheben – allein, das sieht jetzt nicht so aus. In den neuesten Ausgaben der Specification Updates zum Mobile- und Desktop-Haswell sowie zum Xeon 1200v3 gibt Intel einen Timing-Fehler bei TSX zu und vermerkt dann lapidar unter HSD/M/W1.TXT: „Wegen des Fehlers werden TSX-Instruktionen abgeschaltet und sind nur für Software-Entwickler verfügbar“. Und schlimmer noch, im Status des Fehlers steht ein „No fix“ – es ist also keine Abhilfe in Sicht, zumindest nicht in absehbarer Zeit. Für den zum IDF erwarteten Haswell-EP siehts diesbezüglich leider nicht besser aus.

Ob TSX allerdings viel bringt, ist fraglich. Generell sieht es so aus, dass Software, die sehr sorgfältig mit dem Setzen von Locks und Critical Sections umgeht, eher wenig bis gar nicht davon profitiert. Aber es kann Zeit sparen, insbesondere für die häufig vorkommenden „Mal eben schnell“-Entwicklungen, jedenfalls, wenn man die Stolperstellen kennt, die Intels Linux-Speerspitze Andi Kleen in seinem Blog aufgelistet hat.

Wer jetzt aber sichergehen will, dem bleibt ohnehin nichts anders übrig, als TSX ganz abzuschalten. So haben Intels Marketing-Experten etwas, mit dem sich dann der Broadwell neben den erwähnten kleineren Architekturverbesserungen vor seinem Haswell-Vorgänger auszeichnen kann. (as)

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