Prozessorgeflüster

Von Bubka und Salami

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Intel entblättert Skylake scheibchenweise; im Single-Thread-Betrieb zeigen sich zuweilen interessante Merkwürdigkeiten. AMD will im nächsten Jahr mit der Zen-Architektur zurückschlagen, etwa mit dem Zeppelin-Prozessor und einem neuen Fabric.

Der Ukrainer Serhij Bubka, dessen Stabhochsprungweltrekord immerhin 21 Jahre bis zum vorigen Jahr durchhielt, machte es vor: Zentimeter um Zentimeter schraubte er den Rekord nach oben, um so die Aufmerksamkeit … und die Prämien immer aufs Neue weiter gen Himmel zu heben. Intel hat sich das offenbar abgeschaut und fährt für seinen Himmelsstürmer Skylake eine ähnliche Strategie: Zunächst ein Vorstellen ohne Nennung weiterer Details auf der Gamescom. Dann, nur ein paar Tage später, die Verkündigung der „Intel Xeon Processor E3-1500M v5 Product Family“. Weitere Details, außer dass der Xeon für Notebooks Thunderbolt 3, Intel vPro und ECC-Speicher unterstützt, gibt es dazu nicht.

Die früher üblicherweise beim Launch mitgelieferte Beschreibung der Architektur bleibt dem späteren Entwickler-Event IDF vorbehalten, und die finale Runde mit allen Feinheiten ist für Anfang September auf der IFA in Berlin vorgesehen. „Final“, das gilt allerdings nur für Desktop-PCs und Notebooks; die weit interessanteren Skylake-Prozessoren mit der auf 512 Bit verbreiterten AVX-Vektoreinheit bleiben wohl noch mindestens ein Jahr in der Schublade.

Ein paar Einblicke in die Architektur konnte man allerdings schon vorab gewinnen. So offenbart ein Auslesen von CPUID, dass Skylake zwar die gleichen Cache- und TLB-Daten wie Broadwell besitzt, aber beim L2-Cache nur vier- statt achtfach assoziativ ist. Wie Broadwell unterstützt er nun nach SMEP auch SMAP. Die Supervisor Mode Execution Protection besaß schon der Haswell. Sie soll die Ausführung von Supervisor-Code im User-Adressbereich verhindern; die neuere SMAP-Variante auch den Datenzugriff. Das Betriebssystem selbst muss natürlich temporäre Abschaltmöglichkeiten besitzen, aber eben nicht die Kernel-Treiber.

Eigentlich stünden in der x86-Architektur vier Privileg-Level (Ring 0 bis 3) zur Verfügung, mit denen man das alles hätte eleganter lösen können, aber die aktuellen Betriebssysteme nutzen aus diversen Gründen nur zwei davon: Ring 0 (Supervisor oder Kernel) und 3 (User). Mit Kunstgriffen wie SMEP und SMAP verschiebt man nun die Kernel-Treiber ein wenig hinunter in eine Art Ring 0,5.

Inzwischen kennen die Prozessoren noch höher privilegierte Modi, den Hypervisor (Ring –1) und den System Management Mode SMM (Ring –2). Der SMM, der über unbeschränkte Kontrolle über die gesamte Hardware verfügt, wurde erstmals mit dem 386SL Anfang der 90er-Jahre eingeführt. Und klar, dank seiner Machtfülle ist er ein beliebtes Angriffsziel. Da waren so manche Bugs hilfreich, etwa im Umgang des SMM mit dem A20-Gate. Tief versteckt in der x86-Architektur liegt eine weitere, hübsche Angriffsmöglichkeit, mit der man sich zumindest vom Ring 0 aus die Privileg-Rechte des SMM erschleichen kann. Das ist offenbar schon länger bekannt, aber erst jetzt stellte Computerwissenschaftler Christopher Domas den Trick auf der Black Hat einer breiteren Öffentlichkeit vor. Er vermerkte allerdings nur in einem Nebensatz, dass er ab Sandy Bridge bei Intel-Prozessoren nicht mehr funktioniert. Auch Hypervisoren können ihn abblocken.

Die physische Basisadresse des erweiterten Interrupt-Controllers xAPIC beziehungsweise seines für Mehrkern-Prozessoren geeigneten Nachfolgers x2APIC kann man nämlich über ein maschinenspezifisches Register auf nahezu beliebige Adressen (auf ganze Speicherseiten innerhalb von 64 GByte) setzen und ihn so mit dem geschützten SMM-Speicher (SMRAM) überlappen lassen. Bis hin zum Westmere-Prozessor liest dann beim nächsten SM-Interrupt der SMM-Handler die Daten nicht etwa aus dem SMRAM, sondern aus den Registern des Interrupt-Controllers aus. Das kann man ausnutzen, um dem Handler eigenen Code mit vollen SMM-Privilegien unterzuschieben.

Gewisse Eindrücke von einer neuen Architektur kann man auch durch Benchmarks gewinnen. So legt der Skylake in der Single-Thread-Performance zum Teil deutlich zu, bei der CPU2006-Suite mit AVX-optimiertem Code (i7-6700K kontra i7-4790K) ergaben unsere Messungen im Schnitt eine Steigerung von 24 Prozent. Ein Benchmark (470.lbm) explodierte förmlich um Faktor 2,4. Arbeiten jedoch mehrere Kerne parallel (SPEC_rate), so relativiert sich das. Statt schneller wird 470.lbm sogar langsamer – da kommen sich die Kerne offenbar heftig in die Quere. Es sieht sogar so aus, als ob im Single-Thread-Betrieb zwei Kerne an einem Thread werkeln. Sollte hier gar ein sogenanntes inverses Hyper-Threading wirken, vielleicht ähnlich der VISC-Technologie, die das Start-up Soft Machines im letzten Jahr auf der Linley Processor Conference vorgestellt hat?

Bei den anderen CPU2006-Applikationen ist so ein Effekt allerdings nicht erkennbar. Sie legen mit acht Threads im Vergleich zum i7-4790K im Schnitt um über 20 Prozent (fp) oder 13 Prozent (int) zu.

Wenn man den Zuwachs in der Single-Thread-Performance sieht, dann wird es AMDs Zen schwer haben, selbst wenn dieser, wie von Chefin Lisa Su angekündigt, über 40 Prozent mehr Instruktionen pro Takt (IPC) schaffen sollte. Die alten Opterons auf Bulldozer-Basis werden jetzt offenbar ausverkauft und die Serverfirmen lassen ihre Opteron-Server auslaufen.

Im Internet tauchen derweil immer neue Zen-Designs auf, so etwa auf Fudzilla.com eine Folie über ein Opteron-Multichipmodul mit Zeppelin-CPU (16 oder 32 Zen-Kerne) und Greenland-GPU, die über ein neues kohärentes Fabric mit 100 GByte/s miteinander verbunden sind. Die vier DDR4-3200-Speicherkanäle am Zeppelin kommen ebenfalls auf 100 GByte/s.

Ein paar mehr Details erhofft man sich von AMDs Präsentation auf der Hot-Chips-Konferenz, die unmittelbar nach Intels IDF in Cupertino beginnt. Hier steht unter anderem AMDs nächste GPU-Generation samt Speicher-Architektur auf dem Programm. Intel will hier ein paar weitere Details zum Xeon Phi verraten, Qualcomm den V6x Hexagon DSP und die Universität von Berkeley ihren RISC-V-Prozessor vorstellen. Spannung verspricht auch ein Newcomer: Das Start-up Phytium will mit einem für HPC optimierten ARMv8 auftrumpfen. c’t ist dabei. (as@ct.de)

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