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960-GByte-SSD für Server mit neuem Flash-Speichertyp

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(Bild: Samsung)

Nachdem Samsung mit der Serienfertigung von Flash-Speicherchips des neuen Typs "3D V-NAND" begonnen hat, kündigt der Marktführer auf dem Flash Memory Summit nun ein erstes Produkt an, in dem diese Chips zum Einsatz kommen: eine Server-SSD mit 480 oder 960 GByte Kapazität. Diese Solid-State Disk hat noch keinen Namen, Muster werden aber angeblich schon an Kunden ausgeliefert.

Samsung verrät nicht genau, mit welcher Fertigungstechnik die ersten 3D-V-NAND-Flashes entstehen; laut IDG News sollen die einzelnen Lagen der Multi-Level-Zellen (MLC) aber gröbere Strukturen als die Vorgänger mit planaren Transistoren aufweisen. Das trägt – wie angeblich auch der besondere Charge-Trap-Flash-(CTF-)Aufbau – dazu bei, dass die einzelnen Zellen wesentlich mehr Schreib-/Löschzyklen vertragen.

Eine zeitgemäße beziehungsweise höhere Packungsdichte als bei älteren Flashes erzielt Samsung aber durch das lagenweise Stapeln der MLC-NAND-Funktionsschichten in einem einzigen Die. Außerdem stecken in den gehäusten Chips wiederum Die-Stacks: Die 960-GByte-SSD besteht aus 64 Dice mit je 128 GBit (16 GByte) Kapazität.

Die Ankündigung der 3D-V-NAND-SSD und die Meldung zum Fertigungsbeginn der Chips lassen leider einige Fragen offen, die sich bisher nicht klären ließen. So war in der älteren Meldung von "bis zu 24 Zelllagen" die Rede und zusätzlich von der Möglichkeit, diese Zahl noch zu steigern. In der jüngeren Meldung werden ebenfalls 24 Lagen erwähnt, aber nicht konkret in Bezug auf das 128-GBit-Die. Die Zahl von 35.000 Program-Erase-Zyklen wird in der aktuellen Meldung auf die SSD bezogen, was aber unsinnig ist: Dank Wear-Leveling lässt sich ein Sektor der SSD wohl weitaus häufiger löschen und beschreiben.

Für aktuelle MLC-NAND-Flashes veröffentlichen die großen Hersteller keine genauen Datenblätter mehr, weshalb sich die Zahl der Schreibzyklen – die "Endurance" – nicht direkt vergleichen lässt. Nach Angaben von Branchenkennern und aus Vorträgen auf Konferenzen vertragen die kleinsten 19-nm-MLC-NAND-Flahes aber pro Zelle bloß noch etwa 3000 bis 5000 Zyklen. Bei 3-Bit-Zellen können es noch weniger sein. Weil die Kapazität der Chips aber gleichzeitig zunimmt, lässt sich das per Wear-Leveling ausgleichen. (ciw)