RISC-V-Prozessoren: Schneller Kern SiFive P650 und 15 neue Spezifikationen

Der CPU-Kern SiFive P650 soll ähnlich stark sein wie ein ARM Cortex-A77 und Virtualisierung unterstützen. Die RISC-V-Stiftung verabschiedet neue Erweiterungen.

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RISC-V-Prozessorkern SiFive P650

(Bild: SiFive)

Von
  • Christof Windeck

Der Performance P650 ist laut Entwickler SiFive der bisher stärkste Prozessorkern mit der offengelegten Befehlsatzarchitektur RISC-V. Er könnte in ein bis zwei Jahren in Linux-tauglichen Prozessoren mit bis zu 16 CPU-Kernen, 16 MByte L3-Cache und zahlreichen Speicherkanälen zum Einsatz kommen. Jeder Kern hat 64 KByte L1-Cache (je 32 für Daten und Befehle) sowie 256 KByte L2-Cache. Die Rechenleistung pro Takt soll mit der des 2019 angekündigten ARM Cortex-A77 vergleichbar sein.

Einsatzbereiche für SoCs mit P650-Kernen sieht SiFive unter anderem in Servern, Fahrzeugen und Mobilgeräten. Der SiFive Performance P650 erfüllt die RISC-V-Spezifikation RV64GCB sowie neue Spezifikationen für Hypervisor und Virtualisierung, die die RISC-V Foundation verabschiedet hat.

Wenige Tage vor dem RISC-V-Summit in San Francisco haben die Mitglieder der RISC-V Foundation 15 Spezifikationen ratifiziert, die insgesamt 40 Erweiterungen der RISC-V-ISA beschreiben. Darunter sind wie erwähnt Virtualisierungsfunktionen, aber etwa auch Vektorbefehle und welche für skalare Kryptografie. Die aktuellen Versionen der RISC-V-Spezifikationen sind bei GitHub zu finden.

Ebenfalls wie SiFive im Silicon Valley angesiedelt, nämlich ganz in der Nähe des Intel-Hauptquartiers in Santa Clara, ist die Firma Rivos, die noch im Stealth Mode wirtschaftet. Dort arbeiten einige hochkarätige CPU-Experten, die schon für Firmen wie PA Semi tätig waren, vermutlich an einem RISC-V-Chip für Server. Rivos ist bereits Mitglied der RISC-V-Foundation und hat sich die PCI-ID 7933 (0x1EFD) gesichert.

An anderen Stellen werden Kinderkrankheiten der RISC-V-Technik sichtbar. So benötigt das RISC-V-SoC StarFive JH7100 spezielle Linux-Patches für DMA-Zugriffe von I/O-Controllern, weil der Chip dabei nicht selbst für Cache-Kohärenz sorgt. Ähnliche Einschränkungen gelten für den Allwinner D1 mit dem RV64GC-Kern XuanTie C906.

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(ciw)