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Dreidimensionaler NAND-Flash-Speicherzellenstapel

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Ein "dreidimensionales" Stapelverfahren für NAND-Flash-Speicherzellen soll sich im Vergleich zu etablierten Stacking-Techniken schneller fertigen lassen und eine noch größere Packungsdichte bringen, meinen jedenfalls die Entwickler von Toshiba. Sie wollen die neue Technik auf dem VLSI Symposium vorstellen und schätzen, dass es möglich sein sollte, bei gleichen Strukturgrößen in einem 32-Lagen-Stapel zehnmal mehr Speicherzellen unterzubringen als mit herkömmlicher Technik.

Die eigentlichen Speicherzellen baut Toshiba in SONOS-Technik (Silizium-Oxid-Nitrid-Oxid-Silizium), wobei die Elektronenfalle – sozusagen der eigentliche Speichermechanismus – in einer dünnen Siliziumnitridschicht liegt.

Schnittbild NAND-Flash-Stack-Chip

Bei den neuartigen Stack-Chips nutzt Toshiba ein lagenweise gestapeltes Substrat, das beispielsweise aus einer Schichtenfolge aus Gate-Elektroden mit jeweils zugehöriger Isolierlage besteht. In diesen Stapel werden dann tiefe Löcher geätzt, die man wiederum mit leicht dotiertem Silizium füllt. Es entstehen Silizium-"Säulen", die in regelmäßigen Abständen von Gates umschlossen sind. (ciw)