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AMD Zen 2: Bis zu 64 Kerne pro CPU, Erste Details zur 7-nm-Architektur

Auf AMDs Datacenter-Veranstaltung Next Horizon gibt es Ausblicke auf die Zukunft des Epyc-Prozessors "Rome" und erste Architekturdetails zu Zen 2.

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Erste Details zu AMDs 7-nm-Zen2-Architektur

Sichtlich stolz: AMD-Chefin Lisa Su hält den ersten 7-nm-Epyc-Prozessor in die Kameras.

(Bild: heise/Carsten Spille)

AMD bläst zum Angriff auf die letzte Intel-/Nvidia-Bastion, den rund 29 Milliarden US-Dollar schweren Datacenter-Markt. Kritisch dafür ist die 7-Nanometer-Fertigung der Chipschmiede TSMC, die sowohl für die kommenden Zen-2-CPU-Kerne als auch für die Radeon-GPUs zum Einsatz kommt.

Die Zen-2-Architektur hat AMD deutlich aufgebohrt und will bei Einsatz der Vektoreinheiten nun den doppelten Durchsatz pro Takt gegenüber Zen und Zen+ erreichen. Dazu verfügen die auch für AVX/AVX2-Berechnungen genutzten Vektor-Einheiten bei Zen 2 über 256 Bit breite Datenpfade und entsprechend erweiterte Rechenwerke.

Auch an anderen Teilen der Pipeline hat AMD Feintuning vorgenommen und verspricht, dass der hohe Durchsatz für alle Betriebsarten erhalten bleibt. Instruction-Cache sowie der Mikro-Op-Cache wurden ebenfalls verbessert, sprich vergrößert. Und natürlich darf auch die immer wieder gern erwähnte und verbesserte Sprungvorhersage nicht fehlen.

Für Epyc setzt AMD auf ein asymmetrisches Design mit dediziertem I/O-Chip und Chiplets genannten Satelliten-Dies. Das ermöglicht sowohl eine Optimierung des Designprozesses als auch eine Minimierung von Risiken. Denn nur die Chiplets, welche die eigentlichen Zen-2-Rechenwerke enthalten, werden in 7 nm gefertigt und via Infinity Fabric an den zentralen I/O-Chip angebunden.

Letzterer wird weiterhin im 14-nm-Prozess gefertigt. In ihn werden auch die analogen Treiberstufen ausgelagert, die nur schlecht mit kleineren Fertigungsprozessen skalieren. Zugleich kann der I/O-Chip auch dazu beitragen, das Wafer-Agreement mit den aus der 7-nm-Fertigung ausgestiegenen Global Foundries zu erfüllen.

AMDs Chiplet-Design im Blockschema

(Bild: heise/Carsten Spille)

Für einen 64-Kern-Epyc müssen also acht Chiplets mit jeweils acht Kernen verbunden werden.

Welche I/O-Fähigkeiten außer Infinity Fabric in den Chiplets verbleiben, ist unklar. Am besten ließen sich diese optimieren, wenn ganz auf I/O-Schaltkreise verzichtet würde und die Chiplets als reine Compute-Module ausgelegt würden. Allerdings müssten dann auch einfache und vor allem preissensitive Desktop-Prozessoren als Multi-Chip-Träger mit einem (möglicherweise einfacheren) I/O-Chip hergestellt werden.

[Update 07.11.2018 08:05: Außerdem wird die kommende Zen-2-Architektur als erste x86-CPU Beschleuniger-, Grafik- und Storage-Karten per PCI Express 4.0 anbinden, welches die Transferrate gegenüber PCI-Express 3.0 verdoppelt.]

AMD kündigte überdies an, dass die Rome-Generation der Epyc-Prozessoren Drop-in-kompatibel mit bestehenden Naples-Plattformen aus der ersten Epyc-Generation sind. Auch der Nachfolger Milan (Zen 3) wird in derselben Plattform laufen. BIOS-Updates dürften allerdings nötig sein.

[Update: In einer der auf die Vorstellung folgenden Sessions präzisierte AMD die Angaben. Epyc-CPUs der Zen-2-Generation seien prinzipiell in bestehenden Naples-Systemen lauffähig, einige der Neuerungen würden spezielle Unterstützung benötigen und daher nicht in Altsystemen laufen. Wahrscheinlich bezog sich das unter anderem auf PCIe 4.0]

[Update: Durch die Kompatibilität mit der Fassung SP3 bleibt es bei acht DDR4-DRAM-Kanälen pro CPU und 128 PCIe-Lanes pro System. Vermutlich enthält der I/O-Chip sowohl die Speicher-Controller als auch den PCIe Root Complex und dann möglicherweise auch den Last Level Cache (LLC).]

Die 7-nm-Fertigung der Chipschmiede TSMC ermöglicht neben einer doppelt so hohen Transistordichte im Vergleich zum aktuellen 12-/14-nm-FinFET-Prozess auch ein Viertel mehr Leistung, sprich Takt bei gleicher Leistungsaufnahme oder eine halbierte Leistungsaufnahme bei gleicher Performance. Je nach Produktanforderungen lassen sich diese Eckpfeiler kombinieren – alle drei auf einmal sind nicht möglich, speziell die höhere Taktrate und die gesenkte Leistungsaufnahme. Wohl aber die verdoppelte Transistordichte, was zu kleineren Chips führt, die sich dann auf dem Trägersubstrat kombinieren lassen.

7-nm-Fertigung im Vergleich

(Bild: heise/Carsten Spille)

AMD bekräftigte mehrfach auf der Next-Horizon-Veranstaltung, auf der auch Analysten waren, dass man voll im Plan mit der Fertigung liege und erste Zen-2-Prozessoren bereits als Muster zur Verfügung stelle. Auch die ebenfalls angekündigte 7-nm-Radeon-GPU auf der Machine-Learning-Karte MI60 sei bereits fertig und die MI60 soll sogar noch im vierten Quartal 2018 auf den Markt kommen.

[Update 07.11.2018 08:05]:

Einige Stunden nach der Vorstellung gab es in einer eigenen Session noch ein paar genauere Leistungswerte. AMD ließ ein Zen-2-System mit einem 64-Core-Epyc gegen je ein Zwei-Sockel-System von Intel und eines aus der ersten Epyc-Generation antreteten. Aufgabe war der unter Linux laufende Rendering-Benchmark C-Ray.

Das System mit einem einzigen "Rome"-Epyc kam dabei nach 27,7 Sekunden als erstes ins Ziel, gefolgt von den beiden Epyc 7601 mit 28,5 Sekunden. Schlusslicht bildeten die beiden Xeon Platinum 8180M, die mit ihren insgesamt 56 Kernen 30,5 Sekunden brauchten.

AMD Zen 2 im C-Ray-Benchmark gegen Zweisockel-System von Intel und aus der Vorgängergeneration.

(Bild: heise/Carsten Spille)

Disclaimer: c't-Redakteur Carsten Spille wurde von AMD zur Veranstaltung "Next Horizon" nach San Francisco eingeladen.

(csp)

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