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Fall Processor Forum: Power6 mit 5 GHz

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Die meisten Hersteller von PC- und Server-Prozessoren haben das Gigahertz-Wettrüsten beendet und kehren die Scherben zusammen. So setzt Intel mit der Core-Familie auf mehrere Kerne in einem Chip und hat dafür die Taktfrequenz deutlich zurückgenommen. Nicht so IBM. Die nächste Generation der Power-Prozessoren – die Power6-Familie – soll mit doppelt so hoher Taktfrequenz arbeiten wie die Power5-Vorgänger. 4 bis 5 GHz sollen möglich sein. Dabei bleibt die Länge der Pipeline unverändert, was auf eine große Performance-Steigerung hinweist. Trotz der Frequenzsteigerung soll sich die TDP nicht gegenüber dem Power5 ändern. Allerdings soll sie dank Power Capping einstellbar sein. Der Prozessor bekommt dabei einen Power-Envelope vorgegeben und muss ihn einhalten.

Aber Doppelkerntechnik gibt es beim Power6 auch: Zwei Kerne sollen zusammen auf einem Chip sitzen. Jedem Core stehen 64 KByte Instruction- und 64 KByte Daten-Cache zur Verfügung. Dazu kommen jeweils 4 MByte "semi-shared" L2-Cache. Den Begriff "semi-shared" erklärte der IBM-Sprecher damit, dass der L2-Cache zwar einem Kern fest zugeordnet ist, aber schnelle Kanäle zwischen den beiden Caches existieren, über die Daten ausgetauscht und verschoben werden können. Den riesigen L3-Cache mit 32 MByte teilen sich die Kerne. Er sitzt nicht auf demselben Die, wohl aber auf demselben Chip. Die Datentransferrate zum L3-Cache soll bei 80 GByte/s liegen. Zum Speicher soll es mit maximal 75 GByte/s gehen, allerdings verschwieg der IBM-Sprecher, um welchen Speichertyp es sich handeln wird.

Bis zu 32 Power6-Prozessoren mit je zwei Kernen lassen sich zusammenschalten.

Ein Power6-Kern besitzt zwei Festkommarechenwerke (FXU) und zwei Gleitkommaeinheiten (FPU). So kann er zwei Threads gleichzeitig bearbeiten (Simultaneous Multithreading, SMT). Dazu kommt noch eine Branch Execution Unit und die Altivec-Einheit VMX der PowerPC-Prozessoren. 50 neue Gleitkommabefehle bringen dem Kern den Umgang mit Dezimalzahlen bei. Sie beschleunigen unter anderem die Konvertierung von Daten zwischen dem BCD- sowie dem DFP-Format oder Rechnen direkt mit Dezimalzahlen.

Berechnet eine binäre Gleitkommaeinheit Dezimalzahlen, kommt es unter Umständen zu Abweichungen bei Rundungen. Programme, die genaue wissenschaftliche Simulationen oder Finanztransaktionen durchführen, müssen daher aufwendige Umrechnungen durchführen. Diese sollen nun entfallen, da die DFPU (Decimal Floatingpoint Unit) direkt mit Dezimalzahlen arbeiten kann. Sogar das Rundungsverhalten soll sich einstellen lassen. Die DFPU kann beispielsweise direkt den Java-Datentyp BigDecimal (IEEE-Standard 754r) bearbeiten.

Wenn die Rechenleistung der zwei Kerne nicht reicht, kann ein Power6-Prozessor mit bis zu 31 anderen CPUs verbunden werden. Dazu besitzt jeder Chip drei Intra-Node-Links (80 GByte/s) und zwei Inter-Node-Links (50 GByte/s). Verschaltet man je vier Prozessoren zu einem Node und verknüpft acht solcher Nodes, entsteht ein 32-Wege-Rechner mit insgesamt 64 Kernen. Das zugehörige Two-Tier-Kohärenzprotokoll hat IBM überarbeitet.

Prüfsummen sichern die Datenpfade auch im Inneren eines Prozessors. Schafft er es nicht, einen Fehler zu beheben, kann seine Aufgabe auf einen anderen verlagert werden. [Klicken für vergrößerte Ansicht]

Ähnlich wie die SPARC64-Prozessoren sichern auch beim Power6 Prüfsummen CPU-interne Busse und Register gegen Fehler ab. Tritt ein Fehler auf, versucht der Prozessor zuerst einige Male, die Berechnung zu wiederholen. scheitert dies, setzt er seinen Zustand zurück und beginnt mit der Teilaufgabe noch einmal. Schafft er es auch so nicht, sich von einem Fehler zu erholen, kann ein gesamter CPU-State von einem Prozessor auf den nächsten übertragen werden (Hot-Spare). Die Anwendungssoftware bekommt davon nichts mit.

Power6-Prozessoren sollen Virtualisierungsunterstützung für bis zu 1024 Partitionen bieten. Dabei schützt bereits der Prozessor Speicherseiten vor dem Zugriff anderer virtueller Maschinen.

Der Power6 (340 mm2 Die-Size, 750 Millionen Transistoren) wird wohl der erste 65-nm-Prozessor von IBM sein und soll in großen Servern eingesetzt werden. Ab Mitte 2007 ist mit der Verfügbar der CPU zu rechnen.

Zum Fall Microprocessor Forum 2006 siehe auch: (bbe)