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Fall Processor Forum: SPARC64 VI und VII

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Beim SPARC64 VI teilen sich zwei Kerne den L2-Cache. [Klicken für vergrößerte Ansicht]

Suns Kooperationspartner Fujitsu pries auf dem Fall Microprocessor Forum in San Jose die Zuverlässigkeitsfunktionen des bereits vor einem Jahr angekündigten SPARC64-VI-Prozessors an.

Der SPARC64 VI ist die Doppelkernversion des SPARC64 V. Jeder Kern kann 2 Threads parallel ausführen und hat einen eigenen L1-Cache. Den 6 MByte großen L2-Cache teilen sich die beiden Kerne. Insgesamt besteht der Chip aus 540 Millionen Transistoren und misst 20,38 mm × 20,67 mm. Erste Performance-Daten hatte Fujitsu auch schon zur Hand: Im Integerbereich kommt jeder der zwei Kerne alleine auf dieselbe Rechenleistung wie ein SPARC64-V-Prozessor. Bei Gleitkommaberechnungen verschafft die überarbeitet FPU schon einem einzelnen Kern einen 25-Prozent-Vorsprung. Unter Volllast soll der Doppelkernprozessor rund 120 Watt schlucken.

Der SPARC64 VII nutzt dieselben Kerne wie der VI, besitzt aber derer vier. [Klicken für vergrößerte Ansicht]

Da er primär als Server-Prozessor eingesetzt werden soll, spielen die drei RAS-Punkte Reliability (Zuverlässigkeit), Availability (Verfügbarkeit) und Serviceability (Wartbarkeit) eine zentrale Rolle. So sichern Prüf- oder Parity-Bits jeden prozessorinternen Bus gegen Bitfehler ab. Selbst innerhalb des Rechenwerkes wird so jedes Register und jede Datenleitung überprüft. Für ALU-, SHIFT-, DIVIDE- und AG-Einheit wird das Parity-Bit vorhergesagt und dann mit dem des Resultats verglichen. Bei der Multiplikation klappt das nicht – hier wird das Ergebnis über ein anderes Verfahren (Modulo 3 Residue Check) geprüft. Auf sehr ähnliche Weise stellt auch die Gleitkommaeinheit (Floating Point Unit, FPU) die Datenintegrität sicher. Wird ein Fehler erkannt, führt der Prozessor die gescheiterte Operation noch einmal aus oder überträgt die Daten erneut. Die AnwendungsSoftware bekommt davon nichts mit. Laut Fujitsu lassen sich alle 1-Bit-Fehler im SRAM und fast alle 1-Bit-Fehler in Rechenwerken korrigieren.

Noch in diesem Jahr soll der SPARC64 VI auf den Markt kommen. [Klicken für vergrößerte Ansicht]

Noch in diesem Jahr sollen die ersten SPARC64-VI-Prozessoren mit 2,4 GHz – gefertigt in einem 90-nm-Prozess – auf den Markt kommen. Für Anfang 2008 stehen dann SPARC64-VII-Chips mit vier Kernen und 2,7 GHz (65 nm) auf dem Programm. Dieser wird dieselben Kerne nutzen wie das VI-Modell. Allerdings teilen sich dann vier Kerne die 6 MByte L2-Cache. Die VII-Modelle sollen Bus-kompatibel zu den VI-Modellen sein. (bbe)

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