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Großserienfertigung von DDR- und 3-Bit-MLC-NAND-Flash-Speicherchips bei Samsung

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Der NAND-Flash-Speicherchip-Marktführer Samsung kündigt das Anlaufen der Massenfertigung von zwei neuen Bauelementtypen der "30-Nanometer-Klasse" an, nämlich von solchen mit 3-Bit-Multi-Level-Zellen sowie von solchen mit einem Double-Data-Rate-(DDR-)Interface, das bis zu 133 Millionen Datentransfers pro Sekunde (MT/s) erreicht.

Auf die genauen Eigenschaften des Fertigungsprozesses geht Samsung nicht näher ein, während der Konkurrent Toshiba von 32-nm-Fertigung spricht und Intel/Micron von 34 nm. Auch SanDisk/Toshiba fertigen seit 2008 Multi-Level-Cell-(MLC-)x3-NAND-Flashes, aber mit 56-nm-Strukturen; bei Intel/Micron soll die Serienproduktion von MLC-x3-Chips mit 34-nm-Strukturen in diesem Quartal anlaufen. Nun behauptet aber Samsung, der erste Hersteller zu sein, der diese Eigenschaften in der Großserie kombinieren kann.

MLC-x3-Chips sind bei gleicher Kapazität vor allem billiger als die üblichen MLC-x2-Bauelemente, die zwei Bits pro Zelle speichern. Das Auslesen und Programmieren von MLCs dauert allerdings länger als bei den teureren und gegen Wiederbeschreiben unempfindlicheren Single Level Cells (SLCs).

Beim asynchronen DDR-Interface für NAND-Flashes scheint Samsung eigenen Spezifikationen zu folgen; ein 66-MHz-DDR-Interface (133 MT/s) hatten Intel/Micron bereits Anfang 2008 mit ONFI 2.0 beschrieben – ONFI 2.1/2.2 spezifiziert auch (synchrone) DDR-Datentransfermodi, die bei einem Byte-breiten Bus (8 Bit) 166 oder 200 MByte/s übertragen. Als potenzielle Einsatzbereiche für DDR-NAND-Flashes nennt Samsung erwartungsgemäß Solid-State Disks (SSDs), aber auch schnelle Speicherkarten und Kombichips wie MoviNAND. (ciw)