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Hot Chips: Details zum Ringbus von Larrabee

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Chip-Architekt Doug Carmean verriet ein paar Details zu Larrabees Ringbus.

Chip-Architekt Doug Carmean von Intel hat auf der Hot-Chips-Konferenz im kalifornischen Stanford über die Entstehungsgeschichte des Ringbus von Larrabee berichtet und dass es sich genau genommen um mehrere Ringe handelt. Erste Architekturdetails hatte Intel vor Kurzem auf der Siggraph enthüllt (siehe auch c't 18/08, S. 42).

Angefangen hatten die Intel-Entwickler Carmean zufolge mit einer bei Server-CPUs verbreiteten Ringstruktur, bei der der Ring zwischen den Kernen und ihren L2-Caches sitzt. Dieser Aufbau vereinfacht insbesondere das Routing deutlich und erleichtert zudem das Kohärenzmanagement. Für einen Grafikchip, der alle Rendering-Aufgaben in Software erledigen muss, erwies sich dies jedoch als Flaschenhals. Da die Tiles nicht in den L1, wohl aber in den L2-Cache passen, entsteht zu viel Verkehr auf dem Bus. Carmeans Team verschob daher den Ring hinter den L2-Cache.

Mit einbem solchen von Server-CPUs entnnommenen Bus-Konzept begannen die Larrabee-Entwickler.

Der nächste Versuch war ein zentrales Tag Directory für die Kohärenzverwaltung – das dann aber nicht gut skalierte und das Zeug zum Hot Spot hatte. Mittlerweile verwendet Intel verteilte Tag Directories. Auch das MESI-Protokoll von Pentium und Co. wurde aufgebohrt: So setzt Intel – wie AMD schon länger – auf MOESI. Für die Grafikberechnung unnötig, aber der "Zweitverwertung" High Performance Computing geschuldet, gibt es auch noch lokale und sehr schnelle Locks, mit denen die Cores sich untereinander abstimmen können. Laut Carmean nutzt der aktuelle Shader-Code diese Locks nicht.

Der resultierende Ringbus funktionierte wohl gut für kleine Kernzahlen, skalierte jedoch noch nicht optimal. So griffen die Intel-Ingenieure zu einer zweiten Stufe und verbanden mehrere Gruppen von Kernen über einen zweiten "Cross Ring". Auch der Zustand des Rings, wie er auf den Hot-Chips-Folien abgebildet war, dürfte noch nicht ganz dem fertigen Larrabee-Chip entsprechen: Es dürften dann doch ein paar mehr als sechs Kerne werden. Auch ist von dem in bisherigen Präsentationen gezeigten partitionierten Cache noch nichts zu sehen. Zudem verschweigen diese Grafiken, wie Fixed Function Units, Speicher-Controller, PCIe-Interface und Co. tatsächlich angebunden sind.

Intel sertzt bei Larrabee auf das MOESI-Protokoll.

In der anschließenden Diskussion konnten die versammelten CPU-Architekten dem Intel-Entwickler noch ein paar Würmchen aus der Nase ziehen: So besitzt jeder Larrabee-Kern einen Hardware-Scheduler, der vier Threads nach dem Round-Robin-Prinzip verwaltet und für einen Wechsel weniger als zehn Taktzyklen braucht. Den Großteil der Threads verwaltet aber ein Software-Scheduler auf einer etwas höheren Abstraktionsebene. Einen Z-Puffer gibt es in der Hardware.

Noch fehlen ein paar Informationshäppchen, um dieses Marketing-Diagramm und die anderen miteinander zu vereinbaren.

Zur Hot-Chips siehe auch:

(bbe)