Menü

IBM und Chip-Entwicklungspartner präsentieren 22-Nanometer-SRAM-Zelle

Lesezeit: 1 Min.
In Pocket speichern
vorlesen Druckansicht Kommentare lesen 18 Beiträge
Von

Marketing-Schlacht im Vorfeld des heute beginnenden Intel-Entwicklerforums IDF: Mit der (Vor-)Ankündigung der mit lediglich 0,1 Quadratmikrometern Siliziumfläche bisher kleinsten SRAM-Zelle preschen IBM sowie seine Chip-Entwicklungspartner AMD, Freescale, STMicroeletronics, Toshiba und das College of Nanoscale Science and Engineering (CNSE) der Uni Albany vor. Die Kooperationspartner haben Muster der SRAM-Zelle mit Hilfe der 22-Nanometer-Fertigungstechnik hergestellt, die sie ungefähr ab dem Jahr 2011 nutzen wollen, nämlich Immersionslithografie mit Linsen hoher numerischer Apertur, um CMOS-Transistoren mit einer effektiven Gate-Länge von weniger als 25 nm auf dem Wafer zu erzeugen.

Prototyp-Chips mit SRAM-Zellen sind ein beliebtes Test- und Demonstrationsvehikel unter Entwicklern von Halbleiterbauelementen, weil diese Zellen einerseits später auch in komplexen Logikschaltungen wie Mikroprozessoren (etwa als Cache) zum Einsatz kommen. Andererseits zeigen sie nicht nur die Vorzüge kommender Transistoren, sondern auch Fortschritte bei der sonstigen Verkleinerung der Schaltung – etwa durch optimierte Strukturierung der Metall-Lagen, die die einzelnen Tranistoren verknüpfen.

Im Dezember 2007 hatte die IBM Alliance SRAM-Zellen mit 32-nm-Strukturen und 0,15 Quadratmikrometern Fläche vorgestellt, die ab 2009/2010 in Serie herstellbar sein sollen. Mit der aktuellen 45-nm-Fertigungstechnik erzeugen die verschiedenen Chiphersteller 6-Transistor-(6T-)SRAM-Zellen mit zwischen 0,24 und 0,346 Quadratmikrometern Flächenbedarf. Für die ersten 32-nm-SRAM-Testmuster, die Intel-Chef Paul Otellini bereits auf dem IDF im Herbst 2007 in die Kameras hielt, hat Intel noch keine 6T-SRAM-Flächendaten genannt – vielleicht folgen die ja in den nächsten Tagen.

Um Intel ein bisschen Wind aus den Segeln zu nehmen, haben die IBM-Alliance-Partner also heute ihre 22-nm-SRAM-Erfolgsmeldung lanciert, aber nur wenig Details verraten. Die sollen erst in vier Monaten folgen, nämlich auf dem IEEE International Electron Devices Meeting (IEDM 2008) im Dezember 2008. Zu gerne würde man erfahren, ob die SRAM-Zellen etwa schon aus FinFETs statt aus planaren Transistoren aufgebaut sind, über die AMD und IBM auf dem VLSI Symposium berichteten. IBM-Kooperationspartner Toshiba will auf der IEDM jedenfalls über eine 32-nm-FinFET-SRAM-Zelle mit 25 nm Gate-Länge sprechen. (ciw)