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IDF: Zwei Teraflop/s mit einem Chip

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Gelsinger auf dem Weg zu 2 Teraflop/s - hier bei der Zwischenstation von 1,5 Teraflop/s

Pat Gelsinger, Intels Chef der Digital Enterprise Group kam die Ehre zuteil, zusammen mit Technologiechef Justin Rattner eine alte IDF-Tradition fortzuführen: das spektakuläre Hochfahren des Taktes eines Prozessorprototypen während der Keynote. Dies war ein beliebtes Spiel des früheren langjährigen CEOs Andy Grove und seines Mikroprozessor-Chefs Albert Yu beim Pentium 4, nun setzten es Gelsinger und Rattner mit dem Terascale-Testprozessor mit 80 Kernen fort. Bei 6,26 GHz erreichte der Chip 2 Teraflop/s echte Rechenleistung bei der Lösung einer partiellen Differentialgleichung in einfacher Genauigkeit. Der Stromverbrauch des wassergekühlten Chips hielt sich dabei mit rund 190 Watt in Grenzen. Die TeraFlop-Marke hatte der Chip schon vor zwei Monaten bei einer Demonstration auf der ISSCC bei 62 Watt Energieverbrauch übertroffen.

In der nächsten Ausbaustufe des Polaris genannten Chips versorgt Intel die 80 Cores mit lokalem Speicher (Codename Freya), der direkt unter unter dem Prozessor-Die platziert wird (Stack-Technik). So kann jeder der Cores ungestört von den anderen auf seinen lokalen Speicher zugreifen. Anders als in der Rattner-Präsentation gezeigt, handelt es sich dabei allerdings nicht um DRAM, sondern um SRAM, das korrigierte Rattner später in einem Round-Table-Gespräch. Eine DRAM-Technologie hat Intel nämlich seit vielen Jahren nicht mehr.

Ein Produkt soll aus dem Testchip mit seinen einfachen Recheneinheiten nicht werden, vielmehr will Intel mit IA(=IA32 und Intel 64) Manycore-Chips designen. Ein Schritt in diese Richtung dürfte das von Gelsinger unter dem Namen IA++ kurz angedeutete Projekt Larrabee sein. Man mutmaßt, dass es sich dabei um eine größere Anzahl von konfigurierbaren Kernen mit erweiteten SSE-Fähigkeiten handeln könnte, etwa mit deutlich mehr SSE-Registern. Cell-SPU und Xbox-360-VMX beispielsweise haben derer 128.

Zum IDF in Peking siehe auch:

(as)