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ISSCC: Intel erlaubt einen Blick in die Chip-Zukunft

Auf der International Solid-State Circuits Conference in San Francisco erlauben Intels Forschungslabore einen Blick auf neue Chiptechniken wie physisch nicht kopierbare Funktionen, energieeffiziente serielle Links und mehr.

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Während man auf Neuigkeiten zu Prozessoren auf der am Sonntagabend eröffneten International Solid-State Circuits Conference (ISSCC) noch ein wenig warten muss, gab Intel-Labs-Chef Wen-Hann Wan schon mal einen Ausblick auf die neuen Techniken, die seine Ingenieure in ihren Vorträgen vorstellen und teilweise in Prototypen demonstrieren wollen.

Der vielleicht interessanteste Vortrag beschäftigt sich mit physisch nicht kopierbaren Funktionen (Physically Unclonable Functions, PUF) für High-End-Mikroprozessoren. Das ist eine Technik zur sicheren Schlüsselerzeugung und zur eindeutigen Identifizierung eines individuellen Chips, so dass dieser selbst durch Hardware-Einbrüche in den Chip nicht kopiert werden kann. Solche Techniken haben Hersteller wie NXP und Infineon bereits für ihre Smartcard-Prozessoren im Programm. Intels PUF soll jedoch weitaus schneller und zuverlässiger sein und die bisherigen Bestmarken in der Performance um Faktor 27 überbieten.

a) Die Schlüsselerzeugung, b) Die PUF-Basisschaltung mit Diagramm der beiden Betriebsarten

(Bild: Intel)

Ältere Techniken verwendeten lediglich nachträglich brennbare Schmelzsicherungen (Fuses) zur individuellen Kennzeichnung von Chips – ein Sicherheitsrisiko, weil ein gut ausgerüsteter Angreifer die Fuses auslesen kann. Intels PUF legt zwar auch einen Golden Key nach dem ersten Chip-Test in einem Fuse-Array ab, verifiziert diesen aber beim Einschalten aus der Messung von winzigen Variationen vieler verwendeter Transistoren.

Das 50K große PUF-Array aus bistabilen Invertern kann dabei entweder als reiner, schneller Zufallsgenerator zur Schlüsselerzeugung fungieren oder es bildet in der Evaluierungsphase kleinste Variationen von Transistoren und Kapazitäten sowie von Laufzeitunterscheiden des Taktsignals ab. Etwa 30 Prozent der Bits ändern ihren Zustand zufällig beim Einschalten, der Rest hat chipspezifische Vorlieben. Aus diesen Werten lässt sich dann der Golden Key mit nahezu 100prozentiger Trefferquote reproduzieren. Intels PUF-Array, gefertigt im 22nm-Trigate-Prozess belegt 24 mm² und verbraucht 25µW.

Mit über 20 Tbits/s Gesamtdurchsatz können die Knoten auf einem Chip in einem 16×16-Fabric miteinander kommunizieren. Die zweiseitige Kommunikation ist mit bis zu 2,8 TBit/s möglich. Dank Near Threshold Voltage (NTV) von 430 mV liegt der Energieverbrauch bei nur 18,3 Tbit/s/W. Im Ultra-Low-Voltage-Betrieb geht die Spannung sogar auf bis zu 340 mV hinunter. Das Fabric benötigt etwa 150 Millionen Transistoren und belegt 5,5×3,9 mm.

Gut 40 Prozent höhere Energieeffizienz kann eine Technik bei Grafikkernen herausholen, die mit adaptivem Takt bei Spannungsabsenkungen (Voltage Droops), selektivem Boost einzelner Teile und statuserhaltenen Schlafzuständen (State-Retentive Sleep) arbeitet. Der selektive Boost erlaubt eine sehr niedrige Betriebsspannungen des Register File und der ROM-Arrays. Adaptiver Takt und Near Threshold Voltage (NTV) bis hinunter zu 380 mV können bei Teillast und niedrigen Taktraten den Betrieb um Faktor 2,7 effizienter machen.

Das wichtigste dabei ist, dass durch den Einsatz all dieser Techniken die Performance der Grafikkerne bei Volllast nicht beeinträchtigt werden soll. Der Testchip besteht aus einem nicht näher spezifizierten Graphics Execution Core aus 22,8 Millionen Transistoren mit 800 MHz Standardtakt.

Das "Augendiagramm" bei 32 GBit/s (oben) und gemessener Energieverbrauch in pJ/Bit (ohne PLL) bei verschiedenen Transferraten.

(Bild: Intel)

Intels neuer serieller Link glänzt vor allem durch seine Energieeffizienz. Er soll bei 32-Gbit/s-Dauerleistung mit 205 mW auskommen und damit laut Intel der energieeffizienteste Link in der Klasse von 25 bis 32 GBit/s sein.

Pro Bit sind das ohne Einberechnung der PLL bei 32 GBit/s Transferrate etwa 5,7 pJ, bei 25 Gbit/s 4,8 pJ und bei 4 GBit/s sogar nur 1 pJ. Der Transfer von 1 GByte kostet dann bei 25 GBit/s etwa 41 mWs. Der bidirektionale Link ist auch für asymmetrischen Betrieb geeignet, etwa für Displays und Massenspeicher. Zudem soll er für Low-Cost-Anwendungen optimiert sein. Einen Testchip mit vier solcher seriellen Links will Intel auf der ISSCC vorstellen. (as)