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Intel enthüllt "alte Hüte"

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Statt auf dem Microprocessor Forum wie allgemein üblich mit Neuigkeiten aufzuwarten, wiederholte Intels Referent Billy Siu nur längst bekannte Aussagen zum Pentium 4. Seine vielleicht wichtigste Aussage war, dass es sich um den leistungsfähigsten Desktop-Prozessor handeln soll. Ob er da nicht den Mund zu voll genommen hat, wird sich Ende November im Vergleich zum 1,2- oder 1,3-GHz-Athlon zeigen müssen. Pentium-4-Architekt Michael Upton toppte die Belanglosigkeit noch mit seinem Vortrag über die Microarchitecture, dem so gut wie keine neue Information zu entnehmen war.

Lediglich die Mobile-Fraktion konnte, wenn auch spärlich, mit einigen Neuigkeiten aufwarten. Insbesondere will Intel mit komplett neu entwickelten Mobil-Prozessoren im nächsten Jahr verstärkt den PDA- und Ultralight-Notebook-Markt adressieren, um etwa den Crusoe-Prozessoren Paroli zu bieten. Schlagwort hier ist IMVP: Intel Mobile Voltage Positioning. Mit dieser Technik sollen im nächsten Jahr die Prozessoren im 0,13-µm-Prozess die 1-GHz-Grenze überscheiten und bei typische Applikationen nur etwa 1,5 Watt verbrauchen. Bei 700 MHz (weniger als 1 Volt Corespannung) gibt Intel 0,5 bis 1 Watt (inklusive Northbridge) an.

Glenn Henry , der Chef der jetzt zu VIA gehörenden Centaur Technology, gab einen Überblick über die Prozessor-Roadmap seiner Firma und den neuen C5X-Prozessor. Derzeit verkauft Via den C5A (Codename Samuel) unter dem offiziellen Namen Cyrix III mit 500 bis 667 MHz bei 1,9 Volt Core-Spannung. Der Nachfolger C5B in 0,15-µm-Prozess (1,5 Volt) ist bereits als Prototyp erhältlich. Er besitzt einen L2-Cache von 64 KByte Größe (Exklusiv-Cache wie beim AMD Duron), aber auch diverse Architekturverbesserungen. Der Chip ist für 600 bis 733 MHz Takt ausgelegt. Ihm folgt der C5C, der zum Teil in 0,13-µm-Prozess gefertigt werden soll (1,2 V, 733 bis 867 MHz).

Aufsehen erregte Henry aber mit dem C5X-Chip, der ähnlich wie P6 und K6/Athlon nun mit einem Übersetzer von x86-Code in RISC-artige µOPs arbeitet. Die Befehlsausführung erfolgt im Unterschied zu den früheren Designs out-of-Order. Von 3Dnow! nimmt der CX5 wieder Abschied, dafür wird er gleich zwei SSE-Einheiten aufweisen. Mit 17 Integer-Pipeline-Stufen ist die Pipeline fast so lang wie die vom Pentium 4. Damit (und mit der 0,13-µm-Prozesstechnologie) soll der für das dritte Quartal 2001 angekündigte Chip 1,2 GHz erreichen.

Die Cache-Größen bleiben genauso wie beim C5B/C auf je 64 KByte (L1: Instruktionen und Daten) und 64 Kbyte für L2. Ebenfalls erhalten bleibt dank der 0,13-µm-Strukturen die Die-Größe des auf 20 Millionen Transistoren angewachsenen Chips von 55 Quadratmillimeter.

Motorola gab ein Update zum G4+, dessen Architekur auf dem letztjährigen Forum vorgestellt wurde. Das so genannte G4-Apollo-Design unterscheidet sich vom G4+ hauptsächlich durch die Verwendung von SOI-Technik (Silicon On Insulator). Hinzugekommen sind ein paar Features wie "Cache way Locking" für den 1-Cache und die Verwendung des L3-Caches (ähnlich wie beim L2 des Motorola MPC7410) als High-Speed-Memory.

SOI beschleunigt das Design laut David Bearden um 22 Prozent. Damit sollen die Motorola-Apollo-Chips im 0,18-µm-Prozess mehr als 1 GHz Takt erreichen. Die typischen Leistungsaufnahme gibt Motorola mit 23 W bei 1 GHz an (10 W bei 666 MHz).

Micron stellte zwar keinen eigenen Prozessor vor, aber einen neuen Chipsatz, der so genanntes Embedded DRAM von 8 MByte enthält, welches als L3-Cache dient. Der DDR-SDRAM-Chipsatz unter dem Codenamen "Mamba" ist für Athlon/Duron vorgesehen. (Andreas Stiller)/ (cp)