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Microprocessor Forum: 64 Bit im Trend

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Am ersten Tag des Microprocessor Forum in San José ging es heftig zur Sache: Intel Fellow John Crawford malte aus, was man alles mit einem Transistor-Budget von einer Milliarde Transistoren machen kann: vier 64-bittige Cores pro Chip, die mit 6 GHz arbeiten und die auf einen gemeinsamen L2-Cache von 12 bis 16 MByte zurückgreifen. Derzeit sind solche Ressourcen noch nicht verfügbar, doch 2007, prognostiziert Crawford, sollte es soweit sein. 18 Jahre nach dem 486er hat man dann 800-mal so viel Transistoren auf dem Chip, wohingegen der 486er gegenüber dem ebenfalls 18 Jahre jüngeren 4004 nur um den Faktor 500 zugelegt hatte. Das Mooresche Gesetz, das der Intel-Mitgründer Gordon Moore schon in den frühen 60er Jahren postuliert hatte und wonach sich die Zahl der Transistoren pro Chip alle 18 Monate verdoppelt, bleibt danach also mindestens bis 2007 "mehr als gültig".

Während Crawford sehr ferne Zukunftsmusik malte, zeigte Chief Architect Peter Sandon von IBM immerhin die Performance vom nächsten Jahr: Der von ihm vorgestellte Power4 für Desktops namens PowerPC 970 soll als 64-Bit-Prozessor mit "nur" 52 Millionen Transistoren und 1,8 GHz antreten. 937 SPECint2000 und 1051 SPECfp2000 als geschätzte Benchmark-Ergebnisse sind zwar nicht von schlechten Eltern, aber zum geplanten Einfühungstermin Ende 2003 werden AMD und Intel wohl schon deutlich schnellere Prozessoren im Angebot haben.

Tatsächlich zeigte AMDs Chefentwickler Fred Weber kurz danach, wo der Hammer hängt, nämlich bei (real gemessenen) 1202 SPECint2000 und 1170 SPECfp2000 bei 2 GHz Takt. Weber musste seine Werte aber auch mit "estimated" verzieren, da die unnachgiebigen SPEC-Regeln ansonsten eine Verfügbarkeit des Systems spätestens drei Monate nach Veröffentlichung der SPEC-Werte zwingend erforderlich machen. Stolz konnte Weber daneben auf die I/O- und Prozessor-zu-Prozessor-Performance verweisen. Während IBMs PPC970 mit 6,4 GByte/s ähnlich beschränkt ist wie etwa der Itanium 2, kann der Opteron mit seinen drei HyperTransport-Links insgesamt 19,2 GByte/s transferieren. Fairerweise müsste man allerdings dem erklärten Desktop-Prozessor PPC970 auch eine Desktop-CPU von AMD gegenüberstellen -- doch für den Clawhammer (mit nur einem Speicherkanal) gab AMD noch keine Benchmark-Werte bekannt.

Und noch ein neuer 64-Bitter erblickte auf dem Forum das Licht der Server-Welt: der SPARC64 V von Fujitsu. Mit riesigen Caches (2 × 128 KByte L1- und 2 MByte L2-Cache) und 1,35 GHz Takt will SPARC weiterhin im Oberhaus der Prozessoren vertreten bleiben.

Überraschungen gab es auch bei den kleineren 32-Bit-Prozessoren, etwa dem Nehemiah-Prozessor (C5XL) von VIA/Centaur. Ober-Zentaur Glenn Henry konnte nicht nur Benchmark-Ergebnisse präsentieren, wo der Prozessor bei 1 GHz Takt den Celeron-Konkurrenten mit P4-Kern und 1,7 GHz deutlich abhängt (bei Quake III), sondern er offenbarte auch ein geheimes Feature, das bereits in den aktuellen C3-Prozessoren schlummert: ein Alternativer Instruktionssatz (AIS). Im AIS-Mode widmet Centaur den nur extrem selten benutzten Bound-Befehl als Prefix für eine Fülle neuer Instruktionen um, die dann beispielsweise die FPU flach (also nicht über den Stack) adressieren, Befehle mit drei Operanden ermöglichen oder mehr Register für Integer-Operationen zur Verfügung stellen.

Doch nicht nur bei den PCs, auch bei den Netzwerkprozessoren spitzt sich der Konkurrenzkampf zu. AMCC stellte den Netzwerkprozessor nP7510 vor, der bestehend aus einer Control-CPU und einer Netware Processing Unit (NPU) 10 GByte/s bewältigen soll. Auch Platzhirsch Cisco hat hier was Neues anzubieten, den Toaster3. Der soll ein "Packet Throughput" von bis zu 26 GBits/s erreichen. Und schließlich hat hier auch Intel ein gewichtiges Wörtchen mitzureden. Dem High-End-Netzwerkprozessor IXP2800 (mit 16 Microengines) fügten die Intel-Ingenieure noch einen Krypto-Prozessor hinzu. Der IXP2850 schafft es damit, den Datenstrom bei 10 GBit/s zu ver- oder entschlüsseln (per DES oder AES-128). (jow)