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Rambus stellt Turbo-PCI-Express vor

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Die kalifornische Chip-Entwicklerfirma Rambus präsentiert PCI-Express-kompatible Schaltungs-Designs, die die doppelte Datentransferrate standardisierter PCI-Express-Verbindungen erreichen.

Schon jetzt hat Rambus Physical-Layer- (PHY-)Zellen für PCI Express (PCIe) im Programm, die Entwickler anderer Chips als Intellectual-Property-Kern (IP-Core) in ihre Entwürfe integrieren können. Diese PHY-Zellen sind Bestandteil der von Rambus entwickelten RaSer-Familie und erreichen die von der derzeit aktuellen PCI-Express-Spezifikation beschriebene Datentransferleistung von 2,5 GBit pro Lane. Jede PCIe-Lane nutzt zwei Signalleitungspaare pro Richtung und überträgt im Vollduplexmodus bis zu 250 MByte Netto-Daten pro Sekunde (je nach Paketgröße auch weniger).

Die PCIe-Norm definiert zurzeit neben x1-Verbindungen auch Bündel von 4, 8 oder 16 Leitungen, wobei PCIe x16 (4 GByte/s vollduplex) gerade als neuer Grafikkarten-Standard gestartet ist. PCIe-x16-Verbindungen benötigen allerdings rund 64 Nutzdatenleitungen, dazu noch zahlreiche Masseleitungen und einige Steuerleitungen. Für Backplane-Anwendungen oder Chip-zu-Chip-Verbindungen sind deshalb noch schnellere Einzel-Links interessant, wie sie Rambus mit Turbo PCI Express nun vorstellt: Bis zu 6,4 GBit/s, mindestens 5 GBit/s sollen damit möglich sein. Turbo PCI Express dürfte sich kaum als allgemeiner Standard durchsetzen, ist aber für Spezialanwendungen (wie im Ebedded-Bereich oder für modulare Server) sowie die interne Kopplung von Chipsätzen interessant.

Rambus betont, dass die PHY-Zellen voll abwärtskompatibel zu "gewöhnlichem" PCIe sind, sowohl von der Geschwindigkeit als auch von der Protokollverarbeitung her. Deshalb sollen sich die Rambus-Zellen recht einfach gegen bisherige Designs austauschen lassen. Die zwei größten Chip-Foundries UMC und TSMC sollen bereits in der Lage sein, Turbo-PCI-Express-PHYs in diversen Strukturgrößen zwischen 180 und 90 Nanometern zu fertigen.

Quelle: Rambus

(ciw)