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SRAM aus 22-Nanometer-FinFETs mit EUV-Belichtung

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SRAM-Zellen mit 0,099 Quadratmikrometern Fläche

(Bild: IMEC)

EUV-Lithografie von 22-Nanometer-Strukturen, Transistoren in FinFET-Bauweise mit Gate-Isolator aus Hafniumdioxid: Bei der Fertigung einer funktionsfähigen SRAM-Testschaltung haben Forscher des belgischen IMEC in Kooperation mit Chipherstellern gleich mehrere wichtige CMOS-Neuerungen implementiert. Stolz sind die Entwickler auch auf die winzige Siliziumfläche, die ihre aus sechs FinFETs bestehende (6T-)SRAM-Zelle belegt: Mit 0,099 Quadratmikrometern ist sie noch um 1 Prozent kleiner, als es die kürzlich von der IBM-Allianz präsentierte 22-nm-Low-Power-Fertigungstechnik schafft. Auch bei der EUV-Lithografie konkurriert die IMEC-Arbeitsgruppe direkt mit IBM: Beide testen bereits EUV-Vorseriensysteme. IBM und AMD nutzen die an der Uni Albany installierte Anlage. Beim 22-nm-SRAM hat das IMEC die EUV-Technik sowohl für die Strukturierung der etwa 45 Nanometer großen Kontakte als auch für die erste Metalllage mit 60 nm Leitungsbreite und 46 nm Abstand zwischen je zwei Leitungen genutzt. Bei den FinFET-Lagen wiederum kam der ASML-Belichter 1900i mit Immersionstechnik zum Einsatz.

Das IMEC hatte Ende 2007 angekündigt, das etwa auch von Intel als High-k-Gate-Dielektrikum verwendete Hafniumdioxid bei 22-nm-FinFETs einsetzen zu wollen. Als Material für das Metal Gate kommt Titannitrid (TiN) zum Einsatz, für die Source- und Drain-Elektroden Nickel-Platin-(NiPt-)Silizid.

Wann die jetzt genutzte IMEC-(HKMG-)Fertigungstechnik in der Großserienfertigung zum Einsatz kommen könnte, ist unklar. Intel will ab 2011 mit dem P1270-Prozess in die 22-nm-Technik einsteigen, die IBM-Allianz peilt ebenfalls diesen Termin an – aber beide noch ohne EUV. Experimentelle Transistoren mit Strukturen um 20 nm und FinFETs wurden andererseits bereits um die Jahrtausendwende demonstriert. (ciw)