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VLSI Symposium: Viele neue (M)RAM-Typen

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Zum VLSI Symposium treffen sich Forscher aus Halbleiterfirmen und Hochschulen diesmal auf Hawaii. In mehreren Sitzungen zum Thema "kommende Speichertypen" stellen Infineon/IBM, Renesas, Samsung und Sony neue MRAM-Typen vor, darunter bereits eine brandneue 16-Megabit-Ausführung, die IBM und Infineon gemeinsam in 0,18-Mikrometer-Technik entwickelt haben. Der 79 Quadratmillimeter große Chip hat drei CMOS-Kupfer-Lagen, darüber sitzt in drei Lagen der MRAM-Aufbau aus 1T1MTJ-Zellen, die jeweils 1,42 Quadratmikrometer groß sind. Als externe Schnittstelle dient ein SRAM-ähnliches Interface mit 16 Datenleitungen.

Doch das als nichtflüchtiger und schneller DRAM-Nachfolger gehandelte MRAM ist nicht die einzige spannende Entwicklung, die die Branche diskutiert. Infineon erläutert gemeinsam mit dem Partner Toshiba eine dreidimensionale Zellenarchitektur für FeRAM mit vertikalem Kondensator. Toshiba selbst zeigt noch eine FeRAM-Zelle mit 0,6 Quadratmikrometer Fläche, die sich für 64-MBit-FeRAMs eignen soll. Auch Matsushita und Fujitsu präsentieren Papiere zu FeRAM, während Samsung neue FRAM-Bausteine bespricht -- und auch über 64-MBit-PRAM berichtet, also Phase-change RAM. STmicroeletronics und Ovonyx stellen eine Mikro-Trench-Zelle für Phasenwechselspeicher vor, die 1011 Schreibzyklen ebenso überleben sollen wie 10 Jahre Datenhaltung bei 110 Grad Celsius Temperatur.

Doch nicht nur neue RAM-Techniken sind spannend, sondern ebenso auch die Fortentwicklung der bisher dominanten DRAM-Technik zu immer kleineren Strukturen. Eine ganze Fülle an Neuheiten wird gezeigt, darunter FinFET-Transistoren für Sub-60-Nanometer-Bausteine (Samsung), neue HfxAlyOz-Dielektrika für die Speicherkondensatoren von 65-Nanometer-DRAMs (Hynix), 0,036 Quadratmikrometer winzige DRAM-Zellen für den 78-Nanometer-Prozess, die Multi-Gigabit-Speicherchips ermöglichen sollen (Micron). DRAM-Marktführer Samsung präsentiert auffallend viele Papiere, unter anderem über Verfahren zur Steigerung der DRAM-Speicherkondensatorkapazität (auf 32 Femtofarad) bei gleichzeitiger Absenkung der parasitären Bit-Leitungs-Kapazität eines 512-MBit-DRAMs, woduch RAS-zu-CAS-Latenzzeiten (tRCD) von nur 1,5 Nanosekunden möglich werden sollen. (ciw)