Leiterplatten-Layout-CAD-/CAE-Software, bestehend aus Schaltplan, Simulation, Autorouter, Platinenlayout mit 3D-Ansicht, EMV-Analyse und Frontplattenlayout
18.05.13, Deutsch/Englisch, Test in c't 11/07
Florian Papenfuß kommentiert: "Hallo Baneus, die Einschränkung 400 Pins bezieht sich auf ..."